• 한국전자파학회논문지
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• 제27권2호
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• pp.170-175
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• 2016

본 논문은 주파수 분할기를 통한 변조신호 전달시스템의 구현에 있어, 동적 주파수분할기의 출력 유지 조건 및 동작 주파수의 관계식을 활용하여 반송주파수가 분할된 변조신호의 전달함수를 도출하였다. 이러한 분석으로부터, 동적 주파수 분할기의 전달함수는 크기 신호에 대하여 곱셈기의 이득과 입력 전압의 일차 선형 함수로 결정되며, 위상은 입력위상에 대역필터의 군지연이 합산되는 관계로 파악되었다. 이에 따라 1,400 MHz 대역에서 동작하는 동적 주파수 분할기를 설계하였으며, 이를 통해 700 MHz 대역으로의 변조신호 전달 가능성을 확인하기 위한 모의실험을 수행하였다. 설계된 회로는 0.9~3.2 GHz에서 동작하며, 2.3 GHz의 대역폭을 가지고 입력 주파수 1.4 GHz에서 -14.5 dBm의 입력 전력으로 동작하도록 설계되었다. 바이어스 전압 $V_{DD}=2.5V$에서 입력 파형 $V_{PP}=136mV$일 때 20 mW의 전력을 소모하며, 변조지수 0.9인 진폭변조신호를 1.4 GHz에서 700 MHz로 성공적으로 전송하는 것을 확인하였다.

• 한국전자파학회논문지
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• 제28권12호
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• pp.941-947
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• 2017

본 논문에서는 $0.35{\mu}m$ CMOS 공정으로 FRS 대역 무전기용 반송파 신호를 쿼드러쳐(Quadrature) 형식으로 출력하는 Fractional-N 위상 고정루프(PLL) 주파수 합성기를 설계 및 제작하였다. 설계한 주파수 합성기의 주요 블록은 전압 제어 발진기(VCO), 전하 펌프(CP), 루프 필터(LF), 위상 주파수 검출기(PFD) 그리고 주파수 분주기이다. VCO는 우수한 위상잡음과 전력 특성을 얻을 수 있는 LC 공진 방식으로 설계했고, CP는 참조 주파수에 따라 펌핑 전류를 조절할 수 있도록 설계하였다. 주파수 분주기는 16분주의 전치 분주기와 3차 델타-시그마 모듈레이터($3^{rd}$ DSM) 방식의 Fractional-N 분주기로 설계하였다. LF는 외부의 3차 RC 루프 필터로 구성하였다. 측정결과, 주파수 합성기의 동작 주파수 영역은 최소 460 MHz에서 최대 510 MHz이고, 출력전력으로는 약 -3.86 dBm을 얻었다. 출력의 위상잡음은 100 Hz offset 주파수에서 -94.8 dBc/Hz이며 위상 루프 고착 시간은 약 $300{\mu}s$이다.

• 전자공학회논문지
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• 제49권9호
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• pp.270-275
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• 2012

MBOA 등 UWB 시스템에 적용하기 위한 RF PLL용 가변 정수형 주파수분할기를 $0.13{\mu}m$ 실리콘 CMOS 기술을 이용하여 설계하였다. 고속 저잡음 특성을 얻기 위하여 주파수 분할기 단위요소를 수퍼 다이나믹 회로를 사용하여 설계하였으며, 가변 정수 분할비를 얻기 위하여 MOSFET 스위치를 사용하였다. 또한 다이나믹 회로가 갖고 있는 주파수 대역의 제한 문제를 해결하기 위하여 주파수 분할기 단위요소 회로에 사용하는 부하저항의 크기를 변경하는 방법을 적용하였다. 설계된 회로에 대하여 시뮬레이션해 본 결과 동작 주파수 범위는 5~26GHz 범위로서 빠르고 넓은 주파수 대역의 동작 특성을 보였다.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.56-61
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• 2011

MBOA 등 UWB 시스템에 적용하기 위한 프로그램 가능한 RF PLL용 주파수분할기를 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용하여 설계하였다. 고속 저잡음 특성을 얻기 위하여 주파수 분할기 단위요소를 수퍼다이나믹 회로를 사용하여 설계하였으며, 프로그램 가능한 분할비를 얻기 위하여 스위치 단을 사용하였다. 또한 다이나믹 회로가 갖고 있는 주파수 대역의 제한 문제를 해결하기 위하여 주파수 분할기 단위요소 회로에 사용하는 부하저항의 크기를 변경하는 방법을 사용하였다. 설계된 회로에 대하여 시뮬레이션 해 본 결과 동작 주파수 범위는 1~14GHz 범위로서 빠르고 넓은 주파수 대역의 동작 특성을 보였다.

• 전기전자학회논문지
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• 제11권1호통권20호
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• pp.38-45
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• 2007

A new 8-bit single-slope ADC using analog RAMP generator with digitally controllable dynamic range has been proposed and simulated for column level or per-pixel CMOS image sensor application. The conversion gain of ADC can he controlled easily by using frequency divider with digitally controllable diviber ratio, coarse/fine RAMP with class-AB op-amp, resistor strings, decoder, comparator, and etc. The chip area and power consumption can be decreased by simplified analog circuits and passive components. Proposed frequency divider has been implemented and verified with 0.65um, 2-poly, 2-metal standard CMOS process. And the functional verification has been simulated and accomplished in a 0.35$\mu$m standard CMOS process.

• 한국전자통신학회논문지
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• 제7권6호
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• pp.1301-1308
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• 2012

본 논문에서는 ADCL(adiabatic dynamic CMOS logic) buffer를 이용한 단열 논리회로용 AC 전원과 동기화된 저전력 클럭 발생기를 제안한다. CMOS 논리회로의 전력 손실을 줄이고 ADCL의 저전력 동작을 위해서, 논리회로의 clock 신호는 AC 전원 신호와 동기화 되어야 한다. 설계된 Schmitt trigger 회로와 ADCL buffer를 사용한 ADCL 주파수 분주기를 이용하여 AC 신호와 단열동작을 위한 clock 신호가 발생된다. 제안된 저전력 클럭 발생기의 소비전력은 3kHz와 10MHz에서 각각 1.181uW와 37.42uW으로 시뮬레이션에서 확인하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 1998년도 전력전자학술대회 논문집
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• pp.158-161
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• 1998

A precision high voltage generator for ion injection is implemented on HFZVS-PSCI (High Frequency Zero-Voltage-Switching Phase-Shift-Controlled Inverter). Some practical aspects of implementing precision high voltage generator with HFZVS-PSCI, such as a HFHV transformer, multiflier, and precision CR divider are discussed. The results show that the generator under the Phase-Shift-Controller has a fast dynamic response, low ripple voltage, and high accuracy.

• 한국전자파학회논문지
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• 제17권6호
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• pp.538-545
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• 2006

본 논문에서 는 WCDMA(Wideband Code Division Multiple Access) 기지국용 고출력 비 대칭 도허티 전력 증폭기를 구현하였다. 구현된 도허티 증폭기는 P1 dB로부터 9 dB의 영역에 걸쳐 높은 효율을 가지며, 전체 동적 영역에서 선형적인 특성을 갖는다. 고효율 구간의 확장과 선형적인 동적 영역 특성을 얻기 위해서 주 증폭기의 소자보다 두 배 큰 피킹 소자를 사용했으며, 입력에는 비대칭 전력 분배기를 사용하였다. WCDMA 1FA(Frequency Assignment) 신호를 사용하여 측정한 결과 P1 dB로부터 9 dB 백-오프 지점에서 31 %의 전력 부가 효율과 -35 dBc의 ACLR(Adjacent Channel Leakage Power) 특성을 얻었다.

• 한국전자파학회논문지
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• 제18권5호
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• pp.522-529
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• 2007

마이크로파 광대역 능동 주파수 분주기는 가변 위상 변환기(tunable polyphase filter)와 가변 영상 주파수 제거 혼합기(tunable image-rejection mixer)를 연결한 것에 정적 이분 주기(static divide-by-2)를 궤환 경로로 연결하여 구성하였다. 출력에서 원하지 않는 불요파 신호를 영상주파수 제거 혼합기와 가변 위상 변환기를 조정함으로써 넓은 주파수 영역에서 제거할 수 있었다. GaInP/GaAs HBT 공정을 이용하여 설계된 1.5 분주비를 갖는 주파수 분주 회로는 4.5 GHz에서 9.2 GHz의 광대역 입력 주파수 영역에서 동작하였으며, $1/3{\times}f_{in}$과 $f_{in}$ 불요파 성분이 모두 -20 dBc 이하로 억제되었다. 소모 전력은 4.1 V에서 29 mA이다.

• 전자공학회논문지
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• 제50권2호
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• pp.134-139
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• 2013

UWB의 일종인 MBOA 무선통신 시스템에 내장하기 위한 광대역 RF 주파수 합성기를 $0.13{\mu}m$ 실리콘 CMOS 기술을 이용하여 설계하였다. 효율적인 MBOA 클록신호 생성을 위하여 낮은 주파수를 갖는 하위 밴드에서는 큰 배수로 주파수를 합성하고, 높은 주파수를 갖는 상위 밴드에서는 작은 배수로 주파수를 합성함으로서 VCO의 발진범위를 대폭 줄일 수 있는 새로운 방법을 적용하였다. 설계된 PLL 회로는 P-MOS 코어 구조의 VCO 및 수퍼 다이나믹 구조의 주파수 분할기를 사용하여 고속 및 광대역 동작 범위를 확보하였다.