• 전기전자학회논문지
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• 제27권4호
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• pp.683-686
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• 2023

본 논문에서는 차량 전자 시스템에서 소프트 에러와 공통 고장에 대응하기 위해 두 개의 코어를 지연 동작시킨 후 그 결과를 비교하는 D-DCLS(Delayed Dual Core Lock-Step) 프로세서를 설계하였다. D-DCLS는 어느 코어에서 에러가 발생했는지 알 수 없기 때문에 각 코어를 에러가 발생하기 이전 시점으로 되돌려야 하는데 파이프라인 스테이지 상의 모든 중간 계산값을 되돌리기 위해서는 복잡한 하드웨어 수정이 필요하다. 본 논문에서는 이를 쉽게 구현하기 위해 분기 명령어가 실행될 때마다 모든 레지스터 값을 버퍼에 저장해 두었다가 에러가 발생하면 저장된 레지스터 값을 복구한 후 'BX LR' 명령어를 수행하여 해당 분기 시점으로 자동 복구하도록 하였다. 제안하는 D-DCLS 프로세서를 Verilog HDL로 설계하여 에러가 감지되었을 때 자동으로 복구한 후 정상 동작하는 것을 확인하였다.

• 한국콘텐츠학회논문지
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• 제8권9호
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• pp.27-33
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• 2008

Linux에서 사용되는 Shared Memory는 동일한 메모리 영역에 여러 개의 프로세스가 접근할 수 있도록 해 주는 기술이다. 본 논문은 Linux 운영체제에서 지원해 주는 System V의 IPC 중 하나인 Shared Memory를 Dual Core 시스템 상에서 동작하도록 구현한다. 본 논문에서는 커널 단계에서 처리되는 SVR(System V Release) 형식의 Shared Memory를 다룬다. 기존의 공유메모리 방식은 단일 처리기를 이용한 방식이다. 본 논문에서는 dual core를 이용하여 공유메모리 처리를 할 수 있는 시스템을 제안한다. 본 논문에서 제안하는 Dual Core 시스템에서 공유 메모리 기능 구현은 기존의 단일 처리기 시스템에서보다 성능을 향상시킬 수 있도록 한다. 공유 메모리를 이용한 프로세스의 동작이 별개의 CPU에서 동작되도록 함으로써 성능 향상을 꾀한다.

• 한국정보통신학회논문지
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• 제12권8호
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• pp.1448-1455
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• 2008

본 논문은 대부분의 Linux 운영체제에서 지원해 주는 System V의 IPC 중 하나인 Shared Memory를 Dual Core 시스템 상에서 동작하도록 설계한다. Linux에서 사용되는 Shared Memory는 동일한 메모리 영역에 여러 개의 프로세스가 접근할 수 있도록 해 주는 기술이 다. 본 논문에서는 Shared Memory의 큰 두 갈래 중 커널 단계에서 처리되는 SVR(System V Release) 형식의 Shared Memory를 다룬다. 본 논문에서는 리눅스 운영체제의 공유 메모리 기능을 Dual Core 시스템에서 동작하도록 설계한다. 본 논문에서 제안하는 Dual Core 시스템에서 공유 메모리 기능 설계 방안은 듀얼 코어를 활용하여 기존의 단일 처리기 시스템에서보다 성능을 향상시킬 수 있도록 한다. 공유 메모리를 이용한 프로세스의 동작이 별개의 CPU에서 동작되도록 함으로써 성능 향상을 꾀한다.

• IEIE Transactions on Smart Processing and Computing
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• 제4권2호
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• pp.71-77
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• 2015

Upcoming ground-breaking applications for always-on tiny interconnected devices steadily demand two-fold features of processor cores: aggressively low power consumption and enhanced performance. We propose implementation of a novel superscalar low-power processor core with a low supply voltage. The core implements intra-core low-power microarchitecture with minimal performance degradation in instruction fetch, branch prediction, scheduling, and execution units. The inter-core lockstep not only detects malfunctions during low-voltage operation but also carries out software-based recovery. The chip incorporates a pair of cores, high-speed memory, and peripheral interfaces to be implemented with a 65nm node. The processor core consumes only 24mW at 350MHz and 0.68V, resulting in power efficiency of $80{\mu}W/MHz$. The operating frequency of the core reaches 850MHz at 1.2V.

• 한국전자통신학회논문지
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• 제9권6호
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• pp.703-709
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• 2014

단일 시스템에 코어별 운영체제를 사용하는 AMP(Asymmetric Multiprocessing) 기반 듀얼 코어에서 프로세서간 데이터를 전달하기 위해서 공유 메모리 기법을 사용한다. 서로 다른 운영체제에서 공유 메모리를 사용하기 위해서는 두 운영체제 사이의 메시지 통신 및 동기화 문제를 해결해 주어야 하는 문제점이 발생한다. 본 논문에서는 듀얼 코어 환경에서 서로 다른 프로세서 코어 사이에서 데이터 공유를 위해서 별도의 메모리 컨트롤러를 이용하였다. 이 컨트롤러는 두 프로세서에서 동시에 접근이 가능 하도록 두 개의 슬레이브 포트를 지정할 수 있으며, 두 프로세서에 의해서 동시에 데이터 처리를 수행할 경우 메모리 중재자에 의해서 슬레이브 포트의 우선 순위를 결정하게 된다. A에서 B 프로세서로 데이터를 전달 시, SRAM 영역을 논리적으로 8개의 페이지로 분리하였다. 여러 프로세스에서 메모리 영역을 사용 하도록 하였으며 페이지당 4KByte의 크기를 갖도록 하였으며, 현재 페이지가 사용 가능한지 아닌지를 판별하기 위해서 4바이트 크기의 컨트롤 레지스터를 이용하였다.

• 한국인터넷방송통신학회논문지
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• 제16권1호
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• pp.233-238
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• 2016

근래에 임베디드 프로세서의 성능을 향상시키기 위하여 멀티코어 프로세서 구조가 널리 이용되고 있다. 이러한 멀티코어 프로세서는 크게 대칭적 구조와 비대칭적 구조로 나뉘며, 비대칭적 멀티코어 프로세서가 대칭적 멀티코어 프로세서에 비하여 더욱 성능이 높고 효율적이라고 알려져 있다. 본 논문에서는 임베디드 프로세서에 대하여 이것을 확인하기 위하여, 다양한 구성을 갖는 비대칭적 임베디드 듀얼코어, 쿼드코어, 옥타코어 및 헥사데카코어 프로세서에 대하여 MiBench 벤치마크를 입력으로 하여 모의실험을 수행하여 그 성능을 측정하였다. 또한, 비슷한 하드웨어 규모의 대칭적 임베디드 멀티코어 프로세서와 비교하여 성능의 우수성을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 춘계학술발표대회
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• pp.46-49
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• 2011

This paper is to implement MoIP platform to send and receive video and audio at the same time by using high-performance Dual Core Processor. Even if Wall-Pad key component of a home network system is released by using embedded processors, it's lacking of performance in terms of multimedia processing and feature of video telephony through which video and voice are exchanged simultaneously. The main reason could be that embedded processors currently being used do not provide enough performance to support both MoIP call features and various home network features simultaneously. In order to solve these problems, Dual processor could be used, but in the other hands it brings another disadvantage of high cost. Therefore, this study is to solve the home automation features and video telephony features by using Dual Core Processor based on ARM 11 Processor and implement the MoIP Wall-Pad which can reduce the board design costs and component costs, and improve performance. The platform designed and implemented in this paper verified performance of MoIP to exchange the video and voice at the same time under the situation of Ethernet network.

• 한국전자통신학회논문지
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• 제10권5호
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• pp.539-548
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• 2015

본 논문에서는 프로세서별 서로 다른 버스에 서로 다른 운영체제를 갖는 멀티코어 시스템에서 공유 메모리 기능을 구현하고, 임베디드 리눅스 시스템을 통하여 두 프로세서 사이에서 공유 메모리 기능을 실험하였다. 듀얼 버스 구조에서 공유 메모리 구현을 위해 메모리 컨트롤러를 이용하였으며, 리스트 자료구조를 통하여 공유 메모리 세그먼트를 관리한다. AMP 멀티 코어 실험을 위하여 2개의 프로세서 코어에 리눅스 운영체제를 탑재하도록 하였다. 그리고 공유 메모리 테스트를 위하여 구현된 커널 모듈을 이용하여 공유 메모리 생성 및 이용이 가능함을 확인 하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.1-7
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• 2009

This paper describes design of high energy efficiency 32 bit parallel processor core using instruction-levels data gating and dynamic voltage scaling (DVS) techniques. We present instruction-levels data gating technique. We can control activation and switching activity of the function units in the proposed data technique. We present instruction-levels DVS technique without using DC-DC converter and voltage scheduler controlled by the operation system. We can control powers of the function units in the proposed DVS technique. The proposed instruction-levels DVS technique has the simple architecture than complicated DVS which is DC-DC converter and voltage scheduler controlled by the operation system and a hardware implementation is very easy. But, the energy efficiency of the proposed instruction-levels DVS technique having dual-power supply is similar to the complicated DVS which is DC-DC converter and voltage scheduler controlled by the operation system. We simulate the circuit simulation for running test program using Spectra. We selected reduced power supply to 0.667 times of the supplied power supply. The energy efficiency of the proposed 32 bit parallel processor core using instruction-levels data gating and DVS techniques can improve about 88.4% than that of the 32 bit parallel processor core without using those. The designed high energy efficiency 32 bit parallel processor core can utilize as the coprocessor processing massive data at high speed.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.232-234
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• 2017

본 연구에서는 BLDC 모터 2축 동시 제어를 위해 듀얼코어 프로세서를 이용하여 제어기를 설계하였다. 제어기의 중앙처리 장치로는 TI사의 최신 듀얼코어 DSP인 TMS320F28377D를 사용하였고, BLDC 모터는 고신뢰성을 가지고 있는 레졸버(Resolver) 위치 및 속도센서 내장형 모터로 선정하였다. 구동기는 IPM(SCM1245MF)을 이용하여 설계하였다.