• 전기전자학회논문지
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• 제16권4호
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• pp.283-289
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• 2012

이 논문에서 Trench Power MOSFET의 스위칭 성능을 향상시키기 위한 Separate Gate Technique(SGT)을 제안하였다. Trench Power MOSFET의 스위칭 성능을 개선시키기 위해서는 낮은 gate-to-drain 전하 (Miller 전하)가 요구된다. 이를 위하여 제안된 separate gate technique은 얇은(~500A)의 poly-si을 deposition하여 sidewall을 형성함으로서, 기존의 Trench MOSFET에 비해 얇은 gate를 형성하였다. 이 효과로 gate와 drain에 overlap 되는 면적을 줄일 수 있어 gate bottom에 쌓이는 Qgd를 감소시키는 효과를 얻었고, 이에 따른 전기적인 특성을 Silvaco T-CAD silmulation tool을 이용하여 일반적인 Trench MOSFET과 성능을 비교하였다. 그 결과 Ciss(input capacitance : Cgs+Cgd), Coss(output capacitance : Cgd+Cds) 및 Crss(reverse recovery capacitance : Cgd) 모두 개선되었으며, 각각 14.3%, 23%, 30%의 capacitance 감소 효과를 확인하였다. 또한 inverter circuit을 구성하여, Qgd와 capacitance 감소로 인한 24%의 reverse recovery time의 성능향상을 확인하였다. 또한 제안된 소자는 기존 소자와 비교하여 어떠한 전기적 특성저하 없이 공정이 가능하다.

• 한국정보통신학회논문지
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• 제11권3호
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• pp.570-576
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• 2007

본 연구에서는 field-dependent polarization 모델과 square-law FET 모델을 이용하여 Metal- ferroelectic-semiconductor FET (MFSFET) 소자의 특성을 연구하였다. 게이트 전압에 따른 드레인 전류특성에서 강유전체 박막의 항전압이 0.5 와 1 V 일 때, 각각 1와 2 V의 메모리 창 (memory window) 을 나타내었다. 드레인 전류-드레인 전압곡선에서 두 부분의 문턱전압에 의해 나타난 포화 드레인 전류차이는 게이트 전압이 0, 0.1, 0.2, 0.3 V 일 때, 각각 1.5, 2.7, 4.0, 5.7 mA로 명확한 차이를 나타내었다. PLZT(10/30/70), PLT(10), PZT(30/70) 박막의 이력곡선 시뮬레이션과 리텐션 특성의 fitting 결과를 바탕으로 시간경과 후의 드레인 전류를 분석한 결과, PLZT(10/30/70) 박막이 10년 후에도 약 18%의 포화 전류가 감소하는 가장 우수한 신뢰성을 나타내었다.

• 한국정보통신학회논문지
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• 제11권1호
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• pp.83-88
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• 2007

MOSFET 트랜지스터의 전기적인 특성 변화에 따른 Class-E RF 전력 증폭기의 신뢰성 특성을 분석하였다. Class-E 전력 증폭기에서 MOSFET는 높은 효율을 얻기 위해 스위치로 동작하며, 이로 인해 MOSFET가 off 되었을 때 드레인 단자에 높은 전압 신호가 발생한다. 회로가 동작함에 따라 높은 전압의 스트레스로 인하여 MOSFET의 문턱 전압은 증가하고 전자의 이동도는 감소하여 MOSFET의 드레인 전류는 감소하게 된다. Class-E 전력 증폭기에서 MOSFET의 전류가 감소하면 전력 효율 및 출력 전력은 감소하게 된다. 그러나 class-E 전력증폭기에서 작은 부하 인덕터를 사용할 경우 큰 인덕터를 사용하는 경우에 비 해 신뢰성 특성을 향상시킬 수 있다. 1mH의 부하 인덕터를 사용한 경우 $10^{7}$초 후에 드레인 전류는 46.3%가 감소하였으며, 전력 효율은 58%에서 36%로 감소하였다. 그러나 1nH의 부하 인덕터를 사용한 경우 드레인 전류는 8.89%, 전력 효율 59%에서 55%로 감소하여 우수한 신뢰성 특성을 보여주었다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.534-540
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• 2008

본 연구에서는 MFSFET (Metal-Ferroelectric-Semiconductor FET) 소자의 모델링을 바탕으로 적응형 학습회로를 설계하고, 그 수치적인 결과를 분석하였다. 적응형 학습회로에서 출력주파수는 MFSFET 소자의 소스-드레인 저항과 캐패시턴스에 반비례하는 특성을 보여주었다. Short pulse 수에 따른 포화드레인 전류곡선은 강유전체의 분극반전 특성과 유사함을 확인할 수 있었고, 이는 강유전체 분극이 MFSFET 소자의 드레인 전류조절에 핵심적인 요소로 작용한다는 사실을 의미한다. 다음으로 MFSFET 소자의 소스-드레인 저항으로부터 dimensionality factor와 적응형 학습회로의 펄스 수에 따른 출력주파수 변화를 분석하였다. 이 특성으로부터 입력펄스의 진행에 따라 출력펄스의 점진적인 주파수 변화를 의미하는 적응형 학습 특성을 명확하게 확인할 수 있었고, 미래 뉴럴 네트워크에서 본 회로가 뉴런의 시넵스 부분에 효과적으로 사용될 수 있음을 입증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.615-618
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• 2005

In this work, the effects of corner transistors in SOI MOSFETs were investigated. We fabricated SOI MOSFETs with various widths and a fixed length and characterized them. The SOI thickness was $4000{\AA}$ and the buried oxide(BOX) thickness was $4000{\AA}$. The isolation of active region was simply done by silicon etching and TEOS sidewall formation. Several undesirable characteristics have been reported for LOCOS isolation in fabrication on SOI wafers so far. Although we used an STI-like process instead of LOCOS, there were still a couple of abnormal phenomena such as kinks and double humps in drain current. Above all, we investigated the location of the parasitic transistors and found that they were at the corners of the SOI in width direction by high-resolution SEM inspection. It turned out that their characteristics are strongly dependent on the channel width. We made a contact pad through which we can control the body potential and figured out the dependency of operation on the body potential. The double humps became more prominent as the body bias went more negative until the full depletion of the channel where the threshold voltage shift did not occur any more. Through these works, we could get insights on the process that can reduce the effects of corner transistors in SOI MOSFETs, and several possible solutions are suggested at the end.

• 한국지반공학회:학술대회논문집
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• 한국지반공학회 1993년도 토목섬유
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• pp.65-90
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• 1993

• 한국지반공학회지:지반
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• 제24권8호
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• pp.9-13
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• 2008

• 한국지반공학회지:지반
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• 제19권8호
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• pp.40-44
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• 2003

• 한국지반공학회지:지반
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• 제23권2호
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• pp.16-26
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• 2007

• 한국전자파학회논문지
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• 제22권12호
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• pp.1060-1068
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• 2011

본 논문에서는 900 MHz 대역에서 동작하는 전류 모드 Class-D(Current-Mode Class-D: CMCD) 전력 증폭기를 설계 및 제작하고 특성을 분석하였다. 차동 구조에 의해 짝수차 고조파 성분이 제거된다는 점에 착안하여 출력단의 일반적인 CMCD 회로의 병렬 공진기를 제거하고 inverse class-F 전력 증폭기를 push-pull 구조로 연결하여 CMCD 전력 증폭기를 설계하였다. 로드-풀 기법을 이용하여 GaN 소자 기반의 inverse class-F 및 이를 적용한 CMCD 전력 증폭기를 설계 및 제작하였다. 제작한 CMCD는 34.2 dBm의 출력과 64.5 %의 드레인 효율을 가지며, 이는 출력측에 공진기 구조를 가지는 일반적인 CMCD 전력 증폭기의 드레인 효율과 비교했을 때 13.6 %의 효율 향상을 가진다.