비대칭 이중게이트 MOSFET는 다른 상하단 게이트 산화막 두께를 갖는다. 상하단 게이트 산화막 두께 비에 대한 문턱전압이하 스윙 및 전도중심의 변화에 대하여 분석하고자한다. 문턱전압이하 스윙은 전도중심에 따라 변화하며 전도중심은 상하단의 산화막 두께에 따라 변화한다. 비대칭 이중게이트 MOSFET는 문턱전압이하 스윙의 저하 등 단채널효과를 감소시키기에 유용한 소자로 알려져 있다. 포아송방정식의 해석학적 해를 이용하여 문턱전압이하 스윙을 유도하였으며 상하단의 산화막 두께 비가 전도중심 및 문턱전압이하 스윙에 미치는 영향을 분석하였다. 문턱전압이하 스윙 및 전도중심은 상하단 게이트 산화막 두께 비에 따라 큰 변화를 나타냈다. 특히 하단 게이트 전압은 문턱전압이하 스윙에 큰 영향을 미치며 하단게이트 전압이 0.7V 일 때 $0<t_{ox2}/t_{ox1}<5$의 범위에서 문턱전압이하 스윙이 약 200 mV/dec 정도 변화하는 것을 알 수 있었다.
구마모토 안산암을 대상으로 이중 비틀림(DT) 시험을 통해 유도 홈의 단면 형상이 암석의 응력부식지수에 미치는 영향에 대하여 조사하였다. 정변위속도법에서 변위속도가 증가할수록 균열성장속도는 증가하지만 파괴인성계수는 평균 2.07 MN/m$^{3}$2/로 거의 일정하였다. 정변위법을 통하여 유도 홈의 형상이 사각형, 원형, 삼각형인 시험편을 이용하여 얻은 응력부식지수는 각각 평균 37, 36, 38로 홈의 형상에 관계없이 거의 일정한 값을 보이지만 표준편차는 삼각형 홈에서 가장 크게 나타났다. 암석의 DT시험은 중앙부에 유도 홈이 있는 시험편을 이용하는 것이 효과적이지만 광물의 평균입경 이상의 폭을 가진 사각형 단면의 홈을 이용하는 것이 가장 적절하다.
본 연구에서는 차세대 나노소자인 이중게이트(Double gate; DG) MOSFET에서 발생하는 단채널효과 중 하나인 드레인유기장벽감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하였다. 포아송방정식을 풀어 전위분포에 대한 분석학적 해를 구할 때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 소자 파라미터인 채널의 크기, 도핑강도 등에 대하여 드레인유기장벽감소의 변화를 관찰하고자 한다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으므로 본 연구에서는 이 모델을 이용하여 드레인유기장벽감소에 대하여 분석한 결과 드레인유기장벽감소 현상은 채널의 구조 및 도핑강도에 따라 매우 급격히 변화하는 것을 알 수 있었다.
International organizations and classification societies established rules and regulations to which shipbuilders and ship operators should comply during design, construction, even operation keeping from hazard to life of crews and ocean environment. Hence, rules and regulations could be guidelines for design and construction of ship sometimes. In practical wise, ship structure designers be predisposed to design lightest and easy-to-product structures which satisfy rules and regulations. Therefore, changes of rules and regulations are remarkably important issue to related industries. In 2006, IACS established and released Common Structural Rules for Bulk Carrier and Common Structural Rules for Double Hull Oil Tanker. These CSRs are consolidated and unified rules of class society's rules. But these two rules are different from each other. IACS has plan to release unified rule of two ship type called Harmonized Common Structural Rule for Bulk Carriers and Oil Tankers. This new rule will be effective from July 2015. Hence, bulk carrier and double hull oil tanker whose contract date is on and thereafter July 2015 should be complied with CSR-H. Therefore, it is highly important to be aware of consequences and cause of consequences with respect to CSR-H. The object of this research is to compare requirements of structure scantling in way of midship area for selected target ship according to CSRs and CSR-H and to analysis cause of deviation between two rules.
복합재 이중-겹침 볼트 체결부의 파손을 예측하기 위해 손상계수를 고려한 강성저하 방법과 Hashin의 3차원 파손판정식에 근거한 3차원 유한요소해석 방법을 제안하였다. 기지 혹은 면내(In-plane) 전단 손상을 고려하기 위해 손상변수를 이용하는 Ladeveze 이론을 섬유방향 강성저하와 연계하여 사용하였고, 수지 압축/전단, 수지 인장/전단, 섬유압축, 섬유 인장 등 4가지 파손모드를 고려하였다. 상업용 유한요소 프로그램인 ABAQUS를 이용하여 마찰력과 볼트 체결력을 고려하였고, 강성저하모델 처리를 위해 ABAQUS의 사용자 정의 부프로그램을 이용하였다. 제안된 유한요소해석 방법을 검증하기 위해 복합재 이중겹침 볼트 체결부 시험 결과와 파손강도를 비교한 결과 7~16% 오차를 보임을 확인하였다.
본 연구에서는 비대칭 이중게이트 MOSFET의 채널도핑 변화에 따른 문턱전압이하 스윙의 변화를 분석하였다. 문턱전압이하 스윙은 문턱전압이하 영역에서 발생하는 차단전류의 감소정도를 나타내는 요소로서 디지털회로 적용에 매우 중요한 역할을 한다. 비대칭 이중게이트 MOSFET의 문턱전압이하 스윙을 분석하기 위하여 포아송방정식을 이용하였다. 비대칭 이중게이트 MOSFET는 대칭 이중게이트 MOSFET와 달리 상하단 게이트의 산화막 두께 및 인가전압을 다르게 제작할 수 있다. 본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 농도변화 및 게이트 산화막 두께 그리고 인가전압 등이 문턱전압이하 스윙에 미치는 영향을 관찰하였다. 특히 포아송방정식을 풀 때 도핑분포함수로 가우스분포함수를 이용하였으며 가우스분포함수의 파라미터인 이온주입범위 및 분포편차에 대한 문턱전압이하 스윙의 변화를 관찰하였다. 분석결과, 문턱전압이하 스윙은 도핑농도 및 분포함수에 따라 크게 변화하였으며 게이트 산화막 두께 및 인가전압에 크게 영향을 받는 것을 관찰할 수 있었다.
본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑농도분포에 대한 드레인유도장벽감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자한다. DIBL은 드레인 전압에 의하여 소스 측 전위장벽이 낮아지는 효과로서 중요한 단채널 효과이다. 이를 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 전위분포에 영향을 미치는 채널도핑농도의 분포함수변화에 대하여 DIBL을 관찰하였다. 채널길이, 채널두께, 상하단 게이트 산화막 두께, 하단 게이트 전압 등을 파라미터로 하여 DIBL을 관찰하였다. 결과적으로 DIBL은 채널도핑 농도분포함수의 변수인 이온주입범위 및 분포편차에 변화를 나타냈다. 특히 두 변수에 대한 DIBL의 변화는 최대채널도핑농도가 $10^{18}/cm^3$ 정도로 고도핑 되었을 경우 더욱 현저히 나타나고 있었다. 채널길이가 감소할수록 그리고 채널두께가 증가할수록 DIBL은 증가하였으며 하단 게이트 전압과 상하단게이트 산화막 두께가 증가할수록 DIBL은 증가하였다.
Lysimeter and field experiments were conducted in Sandy Loam to establish a simple estimation model for evapotranspiration (ET) of soybean for three years (l984-1986). Potential ET (PET) could be estimated by the eq.1 using Pan-evaporation (Eo) and was ranged from 1.1 to 4.6 mm/day during the experiments. PET (mm/day)=1.348+0.573 Eo …(1) Crop coefficient (Kc=maximum ET/PET) could be estimated by the eq.2 using Growth degree (G=days after planting/total growing days) and was ranged from 0.2 to 1.1 and from 0.6 to 1.4 for monoculture cropping and double cropping followed by barley, respectively, during the experiments. Monoculture : Kc=0.016+3.719 G-3.224 G$^2$…(2), Double cropping : Kc=0.609+2.014 G-2.120 G$^2$…(2). However, the maximum Kc was shown when G was about 50% and 40% for the monoculture and the double cropping, respectively. Soil water coefficient (f=AET/maximum ET) could be estimated by the eq.3 using soil water tension (Ψ) in 15cm depth. and it was decleased to 0.2 when Ψ was 10 bar. f=0.755-0.537 log │Ψ│…(3) Consequentially, the model to estimate the Actual ET (AET) of soybean was determined as eq.4 with the correction coefficient of -0.380. AET(mm/day)=PETㆍKcㆍf -0.380 …(4) The estimated AET were compared with the measured AET to verify the model established above. The average deviation of the estimated ET(AET) was 0.5782$\pm$0.338 (mm/day), and it would be within reasonable confidence range.
우리는 이중공명 광펌핑(double resonance optical pumping; DROP)효과를 이용하여 루비듐($^{87}$ Rb) 원자의 5P$_{3}$2/-4D$_{3}$2/와 5P$_{3}$2/-4D$_{5}$ 2/ 전이선에서 DROP 스펙트럼을 관측하고, 1.5 $\mu\textrm{m}$ 레이저의 주파수를 무변조 안정화하였다. 관측한 DROP 스펙트럼은 기존의 광-광이중공명(optical-optical double resonance; OODR) 스펙트럼보다 높은 신호대잡음비를 가지며, 약 10 MHz의 좁은 선폭을 갖고 있다. DROP 스펙트럼의 상대적인 세기는 자발방출에 의한 광펌핑 정도로 설명할 수 있었다. DROP스펙트럼에 안정화된 1.5 $\mu\textrm{m}$ 레이저의 주파수 흔들림은 샘플링 시간 0.1초에서 0.2 MHz로 측정되었고, 상대주파수 흔들림은 평균시간 100초에서 약 1${\times}$$10^{-11}$이었다.
This paper proposes CMOS on-chip voltage and current reference circuits that operate at supply voltages between 2.5V and 5.5V without using a vonventional bandgap voltage structure. The proposed reference circuits based on enhancement-type MOS transistors show low cost, compatibility with other on-chip MOS circuits, low-power consumption, and small-chip size. The prototype was implemented in a 0.6 um n-well single-poly double-metal CMOS process and occupies an active die area of $710 um \times 190 um$. The proposed voltage reference realizes a mean value of 0.97 V with a standard deviation of $\pm0.39 mV$, and a temperature coefficient of $8.2 ppm/^{\circ}C$ over an extended temeprature range from TEX>$-25^{\circ}C$ to $75^{\circ}C$. A measured PSRR (power supply rejection ratio) is about -67 dB at 50kHz.
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[게시일 2004년 10월 1일]
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