• 전자공학회논문지D
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• 제36D권5호
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• pp.36-43
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• 1999

새로운 방식의 직접 디지털 주파수 합성기(Direct Digital Frequency Synthesizer, DDFS)의 설계방식을 제시하였다. 배열형 CORDIC(Coordinate Rotate Digital Computer)을 해석함에 있어서 오차의 크기를 계산하였다. 오차에는 계산회수의 부족에서 발생하는 ‘반복회수오차’와 제한된 데이터 비트수를 사용함으로써 계산에 사용하지 못하는 유효숫자 이하를 버림으로써 발생하는‘절단오차’로 분류할 수 있다. 실제로 각 비트별로 오차를 측정해 보면 8비트시 7단, 16비트시 12단, 24비트시 20단으로 근최적화된 파이프라인 단수를 얻을 수 있었다. 이 DDFS는 FPGA칩으로 구현되었고, 측정결과 235MHz의 구동 클럭에서 안정된 동작을 보였으며, 11.75MHz의 최대 출력 주파수를 발생시켰다. 위상별 진폭값을 ROM에 저장하는 기존의 방식에 비하여, 보다 높은 정밀도와 처리속도를 보이며, 제조공정 역시 단순해 질 것이다. 특히 같은 비트를 채택한 경우 롬방식에 비하여 5배정도의 높은 정밀도를 얻었다.

• 한국전자파학회논문지
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• 제19권11호
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• pp.1272-1280
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• 2008

본 논문에서는 빠른 천이 시간 및 고해상도 특성을 동시에 만족하기 위해 주로 사용되는 DDS Driven PLL 구조 주파수 합성기의 위상 잡음 분석을 위한 모델링 방안을 제안하였다. 기준 주파수 발진기(reference oscillator) 및 전압 제어 발진기(VCO: Voltage Controlled Oscillator)는 Leeson 모델을 적용하여 측정 데이터를 근사하는 방법을 사용하였고, DDS 칩의 위상 잡음원은 DAC(Digital to Analog Converter) 동작에 근사하여 모델링하였다. PLL의 위상 잡음은 디지털 분주기의 위상 잡음원으로 근사하여 모델링하였으며, 특히 저역 통과 필터(low pass filter)의 각 소자들의 위상 잡음은 전압 제어 발진기의 위상 잡음과 함께 고려하는 방법을 제안하였다. 모델링된 각 잡음 원들을 선형 시스템 영역에서 중첩의 원리를 이용하여 분석함으로써 주파수 합성기 출력의 위상잡음 분포를 예측하였고, 그 결과를 제작된 주파수 합성기의 측정 결과와 비교 평가하였다.

• 융합신호처리학회논문지
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• 제12권4호
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• pp.291-297
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• 2011

본 논문에서는 DPCM 방식의 차동 양자화 기술 및 병렬 기법을 응용하여 새로운 ROM 압축방식을 사용한 고속의 저 전력 직접디지털 주파수 합성기를 제안하고 FPGA를 사용하여 설계 및 제작한다. ROM 크기를 줄이기 위해 사인파를 표본화하여 양자화된 값을 양자화 ROM(Quantized ROM : Q-ROM)에 저장하고 각 표본화 사이클 차동 양자화하여 차동 ROM(Differential ROM : D-ROM)에 저장한다. 또한 낮은 클럭에서 동작하는 위상 누적기를 병렬로 2개 연결하여 높은 주파수를 생성하는 위상-사인 변환기를 설계 및 제작한다. 이를 사용함으로써 67.5%의 ROM 사이즈를 감소시킬 수 있고 ROM의 크기를 줄여 전력 소모를 줄일 수 있을 뿐만 아니라 고속의 직접 디지털 주파수 합성기를 설계 및 제작할 수 있다.

• 한국전자파학회논문지
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• 제25권6호
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• pp.671-678
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• 2014

본 논문에서는 전압 제어 발진기의 비선형 영향에 의한 문제점을 개선한 FMCW 신호 생성 구조를 제안한다. 단순히 전압 제어 발진기(voltage controlled oscillator)의 튜닝 전압(tunning voltage)을 스위프(sweep)하여 FMCW(Frequency Modulated Continuous Wave) 신호를 생성하는 방식의 경우에는 전압 제어 발진기 자체의 비선형 영향으로 인해 센서에서 검출하고자 하는 비트 주파수(beat frequency)에 변동(drift)이 발생하게 되어 그로부터 추출된 정보의 정확도가 저하되거나, 잘못 해석될 수 있는 오류를 갖게 된다. 이러한 비선형 영향을 배제하기 위해 본 연구에서는 직접 주파수 합성기(direct digital synthesizer)와 위상 동기 루프(phase locked loop)를 포함한 하이브리드 방식의 신호 생성 방안을 적용하여 고선형성을 갖는 FMCW 신호를 생성하였고, 제작 후 시험을 통해 FMCW 센서에서 검출한 비트 주파수가 매우 정확함을 검증하였다.

• 한국통신학회논문지
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• 제41권10호
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• pp.1179-1182
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• 2016

본 논문에서는 sine-linear phase difference 방식과 DPCM 방식의 차동 양자화 기술을 응용하여 새로운 ROM 압축방식을 제안하고 이를 이용하여 저전력 직접 디지털 주파수 합성기를 FPGA를 사용하여 설계 및 제작한다. ROM 크기를 줄이기 위해 사인파의 1/4 주기를 $2^N$간격으로 표본화하여 양자화된 값을 양자화 ROM1에 저장하고 각 표본화 사이를 $2^K$간격으로 표본화하고 ROM1에 저장된 표본화 값의 차이를 ROM2에 저장하여 ROM의 크기를 줄이는 방식을 사용한다. 이를 사용함으로써 기존 방식 대비 약 37%의 ROM 크기만 필요하게 되여 전력 소모를 줄일 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.45-48
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• 1999

The demands of WLAN(Wireless Local Area Network) systems increase rapidly in whole society and this phenonenon has been expected that WLAN wi11 substitute for wired-LAN. The FHSS(Frequency Hopped Spread Spectrum) method using the WLAN is changed to the performance of Frequency synthesizer. In this paper, we proposed pipeline-accumulator using ring-counter method instead of constant accumulator that has demerits of size and power consumption. Designed DDFS generated operating frequency of 167MHz and maximum output frequency of 83.5MHz.

• 전자공학회논문지C
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• 제36C권3호
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• pp.35-46
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• 1999

디지털 통신 시스템에서 입력 신호의 주파수와 위상 오차를 보정하는 디지털 위상 오차 보상기(derotator)를 CORDIC (COordinate Rotation DIgital Computer) 알고리즘을 이용하는 VLSI로 구현하였다. CORDIC은 주어지는 위상값에 따라 입력 신호를 직접 회전시키므로, 디지털 주파수 합성기 (Direct Digital Frequency Synthesizer)와 복소수 승산기를 이용하는 기존의 구현 방법에 비해 하드웨어 면에서 간단하다. 디지털 위상 오차 보상기는 작은 위상 오차를 누적하므로 arctangent 함수의 선형 근사를 이용한 고속의 CORDIC 알고리즘을 이용하는 기존에 비해 약 24%의 속도 향상이 가능하였다. 본 설계된 IC는 0.6㎛ triple metal 공정을 이용하였으며, 전체 칩 면적은 6.8㎟ , 트랜지스터의 개수는 11,400 개다. 측정 결과 최대 동작 주파수는 25 MHz이다

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.267-270
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• 1999

In this paper, a new method to reduce the size of ROM in the direct digital frequency synthesizer (DDFS) is proposed. In the case that ROM is used for sinusoidal value calculation, reducing the size of ROM is significant. So the power consumption is affected mostly by its bit width. In the proposed method, the ROM bit width is reduced by 1 bit using the phase subtraction and the approximation. The spurious level is better than 80㏈c and the power consumption estimated is 510㎼/MHz.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.951-954
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• 1999

A direct digital frequency synthesizer is designed in full custom method using 0.65${\mu}{\textrm}{m}$ CMOS n-well technology The chip provides the capability of the parallel operation using up to 4 chips with an operation frequency of 440MHz. The generated waveform can be modulated by various modulation techniques such as QPSK, 256 . 64. 32 . 16 QAM and FM.

• 한국전자통신학회논문지
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• 제7권2호
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• pp.333-339
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• 2012

통신의 세계적 흐름은 고속화와 디지털화 그리고 대용량화의 추세로 흐르고 있다. 또한 한정된 자원인 주파수를 효율적으로 이용하기 위하여 대역확산 방식이 대표하여 그 주를 이루고 있다. 주파수 합성기로서 통신시스템에 많이 이용되고 있는 PLL(Phase Lock Loop)은 위상잡음 등 여러 가지 문제점을 가지고 있기 때문에, 이러한 문제점을 최소화 할 수 있는 디지털 소자인 직접디지털 합성기(DDS : Direct Digital Synthesis)를 이용하여 고속주파수도약 시스템을 설계하기위한 성능평가에 대하여 연구하여, 오율 개선의 해석과 고속 주파수 도약이 가능한 시스템을 설계하고 그 성능을 평가 하였다.