• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2022년도 춘계학술대회
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• pp.339-343
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• 2022

본 연구에서는 VDES RF 수신기의 구조를 단순화하는 방법과 이 구조에서 국제 표준을 준수하기 위한 수신기의 이득 제어 방법을 설명하였다. 수신기의 원하는 신호와 원하지 않는 신호의 입력 레벨을 정의하고, 두 신호가 입력되면 수신기 출력에서 ADC의 포화 상태를 확인하였다. 회로 시뮬레이터에 의한 시뮬레이션 결과, 인접 채널 간섭비, 상호 변조, 차단 레벨에 대해 수신기의 출력 전력이 ADC의 SFDR 영역에 있는 것을 만족하였다. 본 연구를 통해 제안된 RF 수신기의 구조가 국제표준에 부합함을 알 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.658-665
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• 2014

The neural stimulators have been employed to the visual prostheses system based on the functional electrical stimulation (FES). Due to the size limitation of the implantable device, the smaller area of the unit current driver pixel is highly desired for higher resolution current stimulation system. This paper presents a 16-channel compact current-mode neural stimulator IC with digital to analog converter (DAC) sharing scheme for artificial retinal prostheses. The individual pixel circuits in the stimulator IC share a single 6 bit DAC using the sample-and-hold scheme. The DAC sharing scheme enables the simultaneous stimulation on multiple active pixels with a single DAC while maintaining small size and low power. The layout size of the stimulator circuit with the DAC sharing scheme is reduced to be 51.98 %, compared to the conventional scheme. The stimulator IC is designed using standard $0.18{\mu}m$ 1P6M process. The chip size except the I/O cells is $437{\mu}m{\times}501{\mu}m$.

• Journal of Radiation Protection and Research
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• 제41권2호
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• pp.81-86
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• 2016

Background: For positron emission tomography (PET) application, cadmium zinc telluride (CZT) has been investigated by several institutes to replace detectors from a conventional system using photomultipliers or Silicon-photomultipliers (SiPMs). The spatial and energy resolution in using CZT can be superior to current scintillator-based state-of-the-art PET detectors. CZT has been under development for several years at the Korea Atomic Energy Research Institute (KAERI) to provide a high performance gamma ray detection, which needs a single crystallinity, a good uniformity, a high stopping power, and a wide band gap. Materials and Methods: Before applying our own grown CZT detectors in the prototype PET system, we investigated preliminary research with a developed discrete type data acquisition (DAQ) system for coincident events at 128 anode pixels and two common cathodes of two CZT detectors from Redlen. Each detector has a $19.4{\times}19.4{\times}6mm^3$ volume size with a 2.2 mm anode pixel pitch. Discrete amplifiers consist of a preamplifier with a gain of $8mV{\cdot}fC^{-1}$ and noise of 55 equivalent noise charge (ENC), a $CR-RC^4$ shaping amplifier with a $5{\mu}s$ peak time, and an analog-to-digital converter (ADC) driver. The DAQ system has 65 mega-sample per second flash ADC, a self and external trigger, and a USB 3.0 interface. Results and Discussion: Characteristics such as the current-to-voltage curve, energy resolution, and electron mobility life-time products for CZT detectors are investigated. In addition, preliminary results of gamma ray imaging using 511 keV of a $^{22}Na$ gamma ray source were obtained. Conclusion: In this study, the DAQ system with a CZT radiation sensor was successfully developed and a PET image was acquired by two sets of the developed DAQ system.

• 한국음향학회지
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• 제41권5호
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• pp.507-517
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• 2022

광음향 현미경은 높은 공간 해상도와 높은 대조도를 갖는 영상을 제공할 수 있어 생명과학 연구와 의료응용에 있어 유용하다. 광음향 현미경은 레이저 펄스 송신 후 생체조직에서 발생하는 광음향 신호를 수신하여 영상을 구성한다. 일반적으로 광음향 신호의 크기는 작기 때문에, 고품질의 광음향 현미경 영상을 얻기 위해서는 고성능의 광학 및 음향 모듈과 더불어 신호 수신용 고성능 시스템이 필요하다. 그러나 대부분의 광음향 현미경 시스템은 광음향 신호의 수신, 증폭, 품질향상, 디지털화를 위해 여러 상용 장비의 조합으로 구성된다. 이러한 이유로 광음향 현미경은 부피가 클 수밖에 없으며, 최적의 성능을 제공하기 어렵다. 본 논문에서는 향상된 신호 대 잡음비와 대조도를 제공할 수 있는 광음향 수신 시스템의 구조를 제안하고 성능 평가 결과를 제시한다. 개발한 저잡음 광대역 광음향 신호 수신 시스템은 두개의 저잡음 증폭기, 두 개의 가변 이득 증폭기, 아날로그 필터, 아날로그 디지털 변환기, 그리고 디지털 제어 로직으로 구성되어 있다. 개발된 시스템의 영상 성능은 생체 모사 혈관 팬텀, 와이어 타겟 팬텀 영상 실험을 통하여 상용 신호수신 시스템의 성능과 비교하여 평가하였다. 영상 비교 실험을 통해 개발한 광음향 현미경 시스템이 상용 장비 보다 신호 대 잡음비는 6.7 dB 이상 높았고, 영상의 대조도는 3 dB 이상 높다는 것을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.189-197
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• 2014

This work proposes a 12b 100 MS/s $0.11{\mu}m$ CMOS three-step hybrid pipeline ADC for high-speed communication and mobile display systems requiring high resolution, low power, and small size. The first stage based on time-interleaved dual-channel SAR ADCs properly handles the Nyquist-rate input without a dedicated SHA. An input sampling clock for each SAR ADC is synchronized to a reference clock to minimize a sampling-time mismatch between the channels. Only one residue amplifier is employed and shared in the proposed ADC for the first-stage SAR ADCs as well as the MDAC of back-end pipeline stages. The shared amplifier, in particular, reduces performance degradation caused by offset and gain mismatches between two channels of the SAR ADCs. Two separate reference voltages relieve a reference disturbance due to the different operating frequencies of the front-end SAR ADCs and the back-end pipeline stages. The prototype ADC in a $0.11{\mu}m$ CMOS shows the measured DNL and INL within 0.38 LSB and 1.21 LSB, respectively. The ADC occupies an active die area of $1.34mm^2$ and consumes 25.3 mW with a maximum SNDR and SFDR of 60.2 dB and 69.5 dB, respectively, at 1.1 V and 100 MS/s.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.70-79
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• 2016

This paper proposes a low-power range-scaled 14b 30 MS/s pipeline-SAR composite ADC for high-performance CIS applications. The SAR ADC is employed in the first stage to alleviate a sampling-time mismatch as observed in the conventional SHA-free architecture. A range-scaling technique processes a wide input range of 3.0VP-P without thick-gate-oxide transistors under a 1.8 V supply voltage. The first- and second-stage MDACs share a single amplifier to reduce power consumption and chip area. Moreover, two separate reference voltage drivers for the first-stage SAR ADC and the remaining pipeline stages reduce a reference voltage disturbance caused by the high-speed switching noise from the SAR ADC. The measured DNL and INL of the prototype ADC in a $0.18{\mu}m$ CMOS are within 0.88 LSB and 3.28 LSB, respectively. The ADC shows a maximum SNDR of 65.4 dB and SFDR of 78.9 dB at 30 MS/s, respectively. The ADC with an active die area of $1.43mm^2$ consumes 20.5 mW at a 1.8 V supply voltage and 30 MS/s, which corresponds to a figure-of-merit (FOM) of 0.45 pJ/conversion-step.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.44-51
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• 2008

본 논문에서는 비대칭 펄스 폭 변조 파워-앰프를 갖는 스테레오 오디오 디지털-아날로그 변환기를 제안한다. 고 전력 오디오 기기에 주로 사용되던 class-D 증폭기를 헤드폰 응용에 적용하기 위하여, 증폭기가 디지털-아날로그 변환기와 한 칩으로 집적화될 때에 발생되는 채널 간 간섭에 의한 잡음을 분석하고 이 영향을 줄이기 위한 시그마-델타 변조기의 최적화 방안을 제시하였다. 또한, 비대칭 구조의 펄스 폭 변조 방식이 파워-앰프 단에서 발생되는 스위칭 노이즈와 전력 손실을 줄이기 위하여 구현되었다. 제안된 구조들은 0.13-mm CMOS 공정을 통해 설계 제작되었다. 제안된 오디오 디지털-아날로그 변환기는 단일 출력을 가진 파워-앰프를 포함하여 4.4-mW를 소모하면서 다이나믹-레인지 95-dB를 확보하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.184-193
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• 2015

This paper proposes a cost-efficient and automatic method for large data acquisition from a test chip without expensive equipment to characterize random process variation in an integrated circuit. Our method requires only a test chip, a personal computer, a cheap digital-to-analog converter, a controller and multimeters, and thus large volume measurement can be performed on an office desk at low cost. To demonstrate the proposed method, we designed a test chip with a current model logic driver and an array of 128 current mirrors that mimic the random process variation of the driver's tail current mirror. Using our method, we characterized the random process variation of the driver's voltage due to the random process variation on the driver's tail current mirror from large volume measurement data. The statistical characteristics of the driver's output voltage calculated from the measured data are compared with Monte Carlo simulation. The difference between the measured and the simulated averages and standard deviations are less than 20% showing that we can easily characterize the random process variation at low cost by using our cost-efficient automatic large data acquisition method.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.274-286
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• 2016

This paper presents a 4-channel multi-rate vertical-cavity surface-emitting laser (VCSEL) driver. In order to keep the output power constant with respect to the process, voltage, temperature (PVT) variations, this research proposes automatic power and magnitude. For the fast settling time, the high-speed 10-bit time-interleaved Flash-successive approximation analog to digital converter (Flash-SAR ADC) is proposed and shared for automatic power and magnitude calibration to reduce the die area and power consumption. This chip is fabricated using $0.13-{\mu}m$ CMOS technology and the die area is $4.2mm^2$. The power consumption is 117.84 mW per channel from a 3.3 V supply voltage at 10 Gbps. The measured resolution of bias /modulation current for APC/AMC is 0.015 mA.

• 한국화재소방학회논문지
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• 제33권6호
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• pp.186-189
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• 2019

NFSC202에는 화재로 인하여 하나의 층의 확성기 또는 배선이 단락되어도 다른 층의 화재 통보에 지장이 없도록 규정하고 있다. 이를 위해 Analog digital converter (ADC), High pass filter (HPF), Low pass filter (LPF)로 구성된 초음파송수신장치를 제작하였으며 시험을 통해 해당 장치가 증폭기출력, 확성기용량, 음량레벨의 변동에 관계없이 동작함을 확인하였다. 또한 기준주파수 110 kHz(-12 dB)를 송신하는 경우 단락시 -12dB~-18 dB, 정상인 경우-24 dB~-66 dB, 단선시에는 -66 dB을 초과하는 경우와 수신데이터가 없는 경우의 설정된 값을 만족하였다. 따라서 NFSC202 규정에 적정한 시스템임을 확인하였으며 본 시스템을 적용할 경우 점검기준이나 시험기준이 수정 또는 개정되어야 한다.