• 전자공학회논문지B
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• 제33B권7호
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• pp.86-98
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• 1996

Modulation and demodualtion circuits of chaos frequency shift keying have been implemented using chua's circuits. The modulatin circuit, which is designed ot perform the frequency-doubling by coupled synchronization wihtout changing the intrinsic characteristics of its two chaos signals generated, modulates the digital input signals. The demodulation circuit detects the digital input signals form carrier by drive synchronization. these circuits, which are simplest until now and have no restriction to their digital input amplitudes, perform the aimed functions.

• 실천공학교육논문지
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• 제8권2호
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• pp.95-101
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• 2016

본 논문에서는 디지털 논리회로의 동작 원리에 대한 이해를 돕기 위해, 스위치 기반 LED (Light Emitting Diode) Art 논리 회로 구현 방법을 소개한다. 브레드 보드를 이용한 디지털 논리회로 실습은 국내 교육과정의 고등학교 및 대학교 수준의 해당 학과에서 필수 교육과정으로 지정하고 있다. 하지만 실제 실습에는 기초적인 구현 예제가 부족하고, 이에 따른 결과로 복잡한 디지털 논리회로 예제를 통한 학습으로 디지털 논리회로의 기초 동작 원리에 대한 이해를 방해하는 문제점을 갖고 있다. 따라서, 스위치를 이용한 기초적인 실습예제이며, 다수의 출력 장치 신호들을 동시에 제어하는 논리회로의 필요성을 이해할 수 있는 LED Art 회로 구현 방법을 제안하고 시험하였다.

• Journal of Power Electronics
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• 제17권3호
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• pp.686-694
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• 2017

Due to the wide use of electronic products, digitally controlled DC-DC converters are attracting more and more attention in recent years. However, digital control strategies may introduce undesirable Limit Cycle Oscillation (LCO) due to quantization effects in the Analog-to-Digital Converter (ADC) and Digital Pulse Width Modulator (DPWM). This results in decreases in the quality of the output voltage and the efficiency of the system. Meanwhile, even if the resolution of the DPWM is finer than that of the ADC, LCO may still exist due to improper parameters of the digital compensator. In order to discover how LCO is generated, the state space averaging model is applied to derive equilibrium equations of a digital PID controlled DC-DC converter in this paper. Furthermore, the influences of the parameters of the digital PID compensator, and the resolutions of the ADC and DPWM on LCO are studied in detail. The amplitude together with the period of LCO as well as the corresponding PID parameters are obtained. Finally, MATLAB/Simulink simulations and FPGA verifications are carried out and no-LCO conditions are obtained.

• 한국정보통신학회논문지
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• 제12권1호
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• pp.59-64
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• 2008

본 논문에서는 디지털 논리 회로를 효과적으로 학습하기 위한 멀티미디어 콘텐츠를 개발하였다. 이 콘텐츠의 주 교육 대상은 특별한 배경지식이 없는 일반인 또는 대학 저학년이며, 여기에 초점을 맞추어 주제 구성, 난이도, 상호작용의 적절성 등을 기획하였다. 내용면에서는 디지털논리 회로뿐만 아니라, 실제 회로제작에 필수적인 전기와 회로에 대한 기본원리에 대한 내용도 다루었다. 또한 가상의 실험 회로를 플래쉬를 이용하여 제작하여 학습자가 회로의 구성과 동작 등을 쉽게 이해하고 실제 회로에 빨리 적응할 수 있도록 구성하였다. 본 논문에서 제작한 콘텐츠는 이론적인 내용뿐만 아니라, 멀티미디어를 이용한 가상의 실습실을 통해서 현실감 있는 실습이 가능하기 때문에 디지털 회로에 입문하고자하는 초보 학습자에게 유용한 콘텐츠가 될 것으로 생각된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(5)
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• pp.181-184
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• 2001

This paper has been studied driving circuits in electrical valves. Also in this paper, opto-couplers of driving circuit are replaced with digital one chip of Altera company. Designs in order to realization of one chip are carried out with Altera Max Plus II. For compact size and light weight, the realization with one chip is necessary in the electrical valves. This paper has designed and presented the digital schemetic circuits, finally the driving circuits are sucessfully operated with the designed chip and showed the saving of area in the driving circuits of electric valves.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권4호
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• pp.477-483
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• 2015

The k-Winners-Take-All (kWTA) is an operation to find the largest k (>1) inputs among N inputs. Parallel search algorithm of kWTA for digital inputs is not invented yet, so most of digital kWTA architectures have O(N) time complexity. A parallel search algorithm for digital kWTA operation and the circuits for its VLSI implementation are presented in this paper. The proposed kWTA architecture can compare all inputs simultaneously in parallel. The time complexity of the new architecture is O(logN), so that it is scalable to a large number of digital data. The high-speed kWTA operation and its O(logN) dependency of the new architecture are verified by simulations. It takes 290 ns in searching for 5 winners among 1024 of 32 bit data, which is more than thousands of times faster than existing digital kWTA circuits, as well as existing analog kWTA circuits.

• 공학교육연구
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• 제6권1호
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• pp.5-14
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• 2003

본 논문에서는 디지털논리회로의 여러 가지 원리를 이해하고 확인해보기 위해 비주얼베이직의 ActiveX 컨트롤을 이용하여 단순화된 웹 기반 디지털 시뮬레이터를 개발하였다. 개발된 디지털시뮬레이터는 디지털 논리회로 학습에 있어 필수적인 기능만이 구현되었으며, 학습자가 스스로 구성한 디지털 회로를 직접 웹상에서 시뮬레이션 해 봄으로써 디지털시스템에 대한 설계 및 해석이 가능하도록 제작되었다. 개발된 디지털 시뮬레이터가 디지털 논리회로에 대한 멀티미디어 컨텐츠와 함께 웹에 제공된다면 교육현장에서 교육보조도구로써 활용이 가능하고 또한 학습효율의 극대화를 이를 수 있으리라 생각된다. 제안된 시뮬레이터의 유효성을 입증하기 위해 몇 가지 디지털 논리회로에 대한 시뮬레이션 결과를 제시하였다.

• 센서학회지
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• 제5권5호
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• pp.63-68
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• 1996

출력신호를 검출하기 위한 집적화한 용량형 압력센서를 구현하기 위해서는 센서의 특성에 나쁜 영향을 미치는 기생용량, 온도/열 드리프트 및 누설전류 등의 요소가 개선 되어야 한다. 본 논문에서는 2개의 용량-주파수 변환기와 4비트 디지탈 보상회로로 구성된 새로운 이상적인 인터페이스 회로를 설계 하였다. 이 회로는 센싱 센서 주파수를 기준 센서 주파수로 나누어줌으로써 드리프트 및 누설전류의 영향이 제거될 수 있도록 설계 되었고, 신호 전송시 잡음의 영향이 적은 디지탈 신호를 처리하도록 되어있다. 그르므로 이 회로는 디지탈 비트수를 늘려 줌으로 출력신호의 분해능을 향상 시킬 수 있다. 또 이 회로 중 디지털 부분은 FPGA 칩으로 제작되어 그 작동이 확인 되었다.

• 한국산업정보학회논문지
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• 제17권3호
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• pp.27-34
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• 2012

This paper presents the impact of time dependent dielectric breakdown (TDDB, also called as gate oxide breakdown) failure on nanoscale digital CMOS Circuits. Recently, TDDB for ultra-thin gate oxides has been considered as one of the critical reliability issues which can lead to performance degradation or logic failures in nanoscale CMOS devices. Also, leakage power in the standby mode can be increased significantly. In this paper, TDDB aging effects on large CMOS digital circuits in the 45nm technology are analyzed. Simulation results show that TDDB effect on MOSFET circuits can result in more significant increase of power consumption compared to delay increase.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.149-152
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• 2002

The performance of a 1-bit DAC depends on that of the analog circuits. The mixed SC-CT (switched capacitor-continuous time) architecture is an effective design methodology for the analog circuits. This paper Proposes a new buffer scheme for the 1-bit digital-to-analog subconverter and a new SF-DSC(smoothing filter and differential-to-sig le converter) which performs both the smoothing filter and the differential-to-single convertor simultaneously.