• Journal of Power Electronics
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• 제10권4호
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• pp.412-418
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• 2010

This paper proposes a new algorithm to generate a reference signal for an active power filter using a sliding-window FFT operation to improve the steady-state performance of the active power filter. In the proposed algorithm the sliding-window FFT operation is applied to the load current to generate the reference value for the compensating current. The magnitude and phase-angle for each order of harmonics are respectively averaged for 14 periods. Furthermore, the phase-angle delay for each order of harmonics passing through the controller is corrected in advance to improve the compensation performance. The steady-state and transient performance of the proposed algorithm was verified through computer simulations and experimental work with a hardware prototype. A single-phase active power filter with the proposed algorithm can offer a reduction in THD from 75% to 4% when it is applied to a non-linear load composed of a diode bridge and a RC circuit. The active power filter with the proposed reference generation method shows accurate harmonic compensation performance compared with previously developed methods, in which the THD of source current is higher than 5%.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 B
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• pp.1477-1479
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• 2004

Increasing numbers of photovoltaic arrays are being connected to the power utility through the power conditioning systems (PCS). This has raised potential problems of network protection. If, due to the action of the PCS, the local network voltage and frequency remain within regulatory limits when the utility is disconnected, then islanding is said to occur. In this paper, the representative methods to prevent the islanding are described and a PSIM-based model and analysis of the reactive power variation (RPV) method are presented. A novel phase detector using the all-pass filter and digital phase locked loop (DPLL) is proposed especially for the single-phase PCS. Finally, this paper provides the simulation and experimental results with a single-phase 3kW prototype PCS. Islanding test method of IEEE Std. 929-2000 was performed for verification.

• 대한전자공학회논문지
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• 제21권3호
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• pp.6-12
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• 1984

기존의 2단 양자화된 1차 디지탈 위상포착회로(DPLL)의 포착시간과 정상상태에서의 위상오차를 줄이기 위한 방법을 연구하였다. 기본적인 DPLL에 하향(falling) 영전위교차시간을 검출하여 위상을 교정하는 회로를 첨가하여 그 성능을 개선하기 위한 연구를 하였으며 기본적인 DPLL의 성능과 비교하였다. 그래프방식을 사용하여 잡음이 없는 상태에서 위상스텝 및 주파수 스텝입력에 대한 DPLL의 위상포착과정을 시각적으로 해석하였다. 정현파 입력에 협대역임의잡음(narrow band random noise)이 섞여 있을 때 DPLL의 성능을 분석하기 위해서 Chapman-Kolmogorov 방정식을 사용하였다. 이 방법은 컴퓨터에 의한 모의 시험을 통하여 입증되었다. 수정된 DPLL의 정상상태의 위상오차와 평균포착시간이 기본적인 DPLL의 그것들과 비교되었다. 수정된 DPLL의 포착시간은 거의 두 배 정도 빨라졌으며 정상상태의 위상오차는 신호대잡음비가 커짐에 따라 개선의 폭이 중가하여 결국 영에 접근함을 알 수 있었다.

• 대한전자공학회논문지SP
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• 제44권5호
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• pp.45-53
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• 2007

DTV수신기에서 송신신호를 완벽하게 복원하기 위해서는 채널의 영향으로 인해 파일롯의 위치가 바뀌고 위상이 틀어지는 것을 보상해주는 반송파 주파수 동기와 샘플링 클락 주파수와의 위상오차로 인해 발생하는 샘플링 타이밍 오차를 보상하는 심볼 타이밍 동기가 모두 획득되어야 한다. 심볼 타이밍 동기부는 일반적으로 다중레벨을 가지는 신호에 사용되는 가드너(Gardner)방법을 사용한다. 가드너 방법은 매 심볼마다 타이밍 에러성분을 추출하므로 다중경로 채널에서 타이밍동기를 추적하면서 유지하는데 유리한 방식이다. 본 논문에서는 가드너 방법에서 에러를 검출하기 위해 사용되는 가드너 타이밍 에러 검출기(Timing Error Detector)가 수신파워레벨이 기준 파워레벨에서 크게 벗어날 경우 동기를 획득할 수 없는 문제점을 해결하기 위해 1단계로 가드너 타이밍 에러 검출기 블록 앞에 수신파워레벨을 계산하여 보정하는 블록을 추가하여 수신파워레벨을 보정한다. 2단계로 반송파 주파수동기와 심볼타이밍동기에 사용되는 PLL(Phase Locked Loop)회로의 빠른 동기 획득과 동기 획득 후 지터량을 줄이기 위하여 루프필터의 출력 값의 평균을 이용하여 옵셋량을 추정하여 추정된 옵셋의 변화율에 따라 단계적 대역폭을 가지는 적응적인 루프필터를 반송파 주파수 동기 회로와 심볼 타이밍동기 회로에 적용함으로써 최적의 동기성능을 얻는다.

• ETRI Journal
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• 제32권1호
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• pp.33-43
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• 2010

The increasing demand for non-sinusoidal currents affects the quality of distribution networks. Harmonic detection is a crucial step in the cancellation of those components by active power filters. In this paper, the discrete cosine transform (DCT) is compared with different implementations based on Fourier transforms, demonstrating their equivalences and the advantages provided by the former. We demonstrate that the phase error in the presence of grid frequency deviations and the transient length are reduced by half in comparison to the discrete Fourier transform. A novel algorithm is developed to provide frequency adaptation to the DCT, taking advantage of its good features. The window width is adjusted in real time according to the actual value of the grid fundamental frequency by means of a phase-locked loop. A technique based on dithering is employed to overcome the limitation caused by the truncation of the window number of samples, so the frequency resolution is enhanced. The theoretical approach is verified by simulated and experimental results.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.272-281
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• 2013

This paper presents low power frequency shift keying (FSK) transmitter using all digital PLL (ADPLL) for smart utility network (SUN). In order to operate at low-power and to integrate a small die area, the ADPLL is adopted in transmitter. The phase noise of the ADPLL is improved by using a fine resolution time to digital converter (TDC) and digitally controlled oscillator (DCO). The FSK transmitter is implemented in $0.18{\mu}m$ 1-poly 6-metal CMOS technology. The die area of the transmitter including ADPLL is $3.5mm^2$. The power consumption of the ADPLL is 12.43 mW. And, the power consumptions of the transmitter are 35.36 mW and 65.57 mW when the output power levels are -1.6 dBm and +12 dBm, respectively. Both of them are supplied by 1.8 V voltage source. The frequency resolution of the TDC is 2.7 ps. The effective DCO frequency resolution with the differential MOS varactor and sigma-delta modulator is 2.5 Hz. The phase noise of the ADPLL output at 1.8 GHz is -121.17 dBc/Hz with a 1 MHz offset.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.61-67
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• 2009

본 논문에서는 0.25-$\mu$m 디지털 CMOS공정으로 제작된 UHF대역 RFID를 위한 무선통신용 쿼드러처(Quadrature) 출력이 가능한 Integer-N방식의 PLL 주파수 합성기를 설계 및 제작하여 측정하였다. Integer-N 방식의 주파수 합성기의 주요 블록인 쿼드러처 전압제어 발진기(Voltage Controeld Oscillator, VCO)와 위상 주파수 검출기(Phase Frequency Detector, PFD), 차지 펌프(Charge Pump, CP)를 설계하고 제작하였다. 전압제어발진기는 우수한 위상노이즈 특성과 저전력 특성을 얻기 위해 LC 공진기를 사용하였으며 전압제어 가변 캐패시터는 P-channel MOSFET의 소스와 드레인 다이오드를 이용하여 설계되었으며 쿼드러처 출력을 위해 두 개의 전압제어발진기를 서로 90도 위상차를 가지도록 설계하였다. 주파수 분주기는 프리스케일러(Pre-scaler)와 아날로그 디바이스사의 칩 ADF4111을 사용하였으며 루프 필터는 3차 RC필터로 설계하여 측정하였다. 측정결과 주파수 합성기의 RF 출력 전력은 50옴 부하에서 -13dBm이고, 위상 잡음은 100KHz offset 주파수에서 -91.33dBc/Hz 이었으며, 동작 주파수영역은 최소 930MHz에서 최대 970MHz이고 고착시간은 약 600$\mu$s이다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.65-72
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• 2008

이 논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는 전압제어 발진기를 채택하였다. 제안된 DPLL은 동부 하이텍 $0.18-{\mu}m$ CMOS 공정으로 구현하였으며 1.8V의 공급전압에서 0.4-2GHz의 넓은 동작 주파수 범위와 $0.18mm^2$의 적은 면적을 가진다. H-SPICE 시뮬레이션을 통하여, DPLL은 2GHz의 동작 주파수에서 18mW 파워소비와 전원잡음이 없는 경우 3psec이하의 p-p period 지터를 확인하였다.

• 한국태양에너지학회 논문집
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• 제28권2호
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• pp.64-69
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• 2008

As the grid-connected photovoltaic power conditioning systems (PVPCS) are installed in many residential areas, these have raised potential problems of network protection on electrical power system. One of the numerous problems is an Islanding phenomenon. There has been an argument that it may be a non-issue in practice because the probability of islanding is extremely low. However, there are three counter-arguments: First, the low probability of islanding is based on the assumption of 100% power matching between the PVPCS and the islanded local loads. In fact, an islanding can be easily formed even without 100% power matching (the power mismatch could be up to 30% if only traditional protections are used, e.g. under/over voltage/frequency). The 30% power-mismatch condition will drastically increase the islanding probability. Second, even with a larger power mismatch, the time for voltage or frequency to deviate sufficiently to cause a trip, plus the time required to execute a trip (particularly if conventional switchgear is required to operate), can easily be greater than the typical re-close time on the distribution circuit. Third, the low-probability argument is based on the study of PVPCS. Especially, if the output power of PVPCS equals to power consumption of local loads, it is very difficult for the PVPCS to sustain the voltage and frequency in an islanding. Unintentional islanding of PVPCS may result in power-quality issues, interference to grid-protection devices, equipment damage, and even personnel safety hazards. Therefore the verification of anti-islanding performance is strongly needed. In this paper, improved RPV method is proposed through considering power quality and anti-islanding capacity of grid-connected single-phase PVPCS in IEEE Std 1547 ("Standard for Interconnecting Distributed Resources to Electric Power Systems"). And the simulation results are verified.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1997년도 하계학술대회 논문집 D
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• pp.1048-1051
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• 1997

본 논문에서는 GPS 수신기를 이용하여 송전선 양단에 설치되어 있는 전류차동계전기들의 전류샘플링을 동기시키는 방법을 제안하고, 이를 이용한 전류샘플링 동기장치의 개발에 대해 설명 한다. 송전선 양단의 GPS 수신기들에서 만들어지는 서로 동기된 IPPS신호들을 이용해 샘플링 동기신호를 만들어 주고, 이를 이용해서 서로 동기된 전류샘플링이 적당한 계수값 지정과 함께 이루어지도록 A/D변환기와 메모리 그리고 프로그램형 논리 소자를 사용한다. 샘플링 동기신호를 만들어주기 위해서 GPS수신기와 10MHz발진기를 이용한 디지털 위상잠금회로(DPLL, Digital Phase- Locked Loop)를 구성 한다. 본 논문에서 제안하는 전류샘플링 동기방식은 통신을 이용한 기존의 방식에 비해 계전기의 계산부담을 덜어주고 보다 정확한 샘플링 동기를 얻을 수 있게 한다.