• 한국통신학회논문지
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• 제22권8호
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• pp.1774-1781
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• 1997

본 논문은 잔류 측대파(vestigial sideband; VSB) 변조를 이용한 CATV 및 HDTV에서 주파수 및 위상 동기 루프 (frequency & phase lock loop; FPLL)의 완전 디지털 구현을 위한 알고리듬과 하드웨어 구조를 제안한다. 미국의 대연합(Grand-Alliance)에서 제안된 VSB 변조를 위한 CATV 및 HDTV 수신기는 아날로그 신호처리를 통하여 반송파 복구를 수행한다. 그러므로 향후 단열 칩 ASIC 개발에 상당한 부담을 주는 구조이다. 본 논문에서는 VSB 변조 방식의 이러한 문제점을 해결하기 위하여 수신된 신호를 기저 대역 근처의 IF 신호로 떨어뜨린 후 아날로그-디지털(AD) 변환을 통하여 모든 신호처리를 디지털 영역에서 할 수 있는 FPLL 구조를 제안한다. 제안된 시스템은 주파수 풀-인(pull-in) 영역이 -200KHz- +250KHz 정도의 우수한 성능을 보여준다. 그리고 위상 잡음의 영향을 최소화 하면서 빠른 포착 성능을 유지하기 위하여 루프 필터의 대역폭을 적응적으로 가변하는 특징을 가진다.

• 전기전자학회논문지
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• 제16권4호
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• pp.322-327
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• 2012

본 논문은 이진 위상-주파수 검출기와 카운터를 사용한 새로운 위상-디지털 변환기 구조의 디지털 위상 고정 루프 회로를 제안하였다. 제안한 디지털 위상 고정 루프 회로는 위상-디지털 변환기, 디지털 루프, 디지털 제어 발진기(DCO)로 구성되어 있다. 제안된 위상-디지털 변환기 구조는 일반적인 시간-디지털 변환기(TDC)를 사용하지 않고, 이진 위상 주파수 검출기와 카운터를 사용함으로써 단순한 구조와 적은 면적으로 소비전력을 감소하는 장점을 갖는다. CMOS 0.18um 공정을 사용하여 1.0GHz에서 2.2GHz에 동작하는 디지털 위상 고정 루프 회로를 설계하였고 칩 면적은 $0.096mm^2$을 차지한다. 시뮬레이션 결과 전력소비는 1.65GHz 동작시 16.2mW로 나타났다.

• 전자공학회논문지
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• 제52권2호
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• pp.195-200
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• 2015

본 논문에서는 ADPLL의 잡음 개선을 위해 8비트 SVBS-TDC (Semi-Vernier Binary-Search Time-to-Digital Converter)를 제안했다. TDC의 동작 속도를 높이기 위해 인코더 등 디지털 블록을 사용하지 않는 BS-TDC (Binary-Search TDC) 구조를 사용했으며, 버니어 구조를 적용하여 기존의 BS-TDC에 비해 해상도를 10배 이상 증가시켰다. TDC의 단점인 좁은 입력범위를 개선하기 위해 버니어 구조를 절반만 적용하여 510ps의 넓은 입력 범위를 확보했다. 제안하는 SVBS-TDC는 65nm CMOS 공정으로 설계하였고, 모의실험 결과 1.2V 전원 전압에서 동작 속도는 200MHz이고 해상도는 4ps로서 ADPLL의 잡음 특성을 효과적으로 개선함을 확인하였다.

• 대한전자공학회논문지
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• 제24권4호
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• pp.548-552
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• 1987

The constraint condition of the loop filter is persented for the convergence of the random jitter accumulation fo the 2-nd order PLL (phase-locked loop) circuit used in digital regenerative repeater. This condition is confirmed under the assumption that the number of repeater chain is 5, bandwidth is 100. 0KHz, the power spectral density of white Gaussian noise is 1.0x10**-6 [W/Hz]. Also, it is shown that if the condition is satisfied, the accumulated random jitter and the alignment jitter will have the saturation characteristics.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.145-151
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• 2013

In this paper, a low power, small area cyclic time-to-digital converter in All-Digital PLL for DVB-S2 application is presented. Coarse and fine TDC stages in the two-step TDC are shared to reduce the area and the current consumption maintaining the resolution since the area of the TDC is dominant in the ADPLL. It is implemented in a 0.13 ${\mu}m$ CMOS process with a die area of 0.12 $mm^2$. The power consumption is 2.4 mW at a 1.2 V supply voltage. Furthermore, the resolution and input frequency of the TDC are 5 ps and 25 MHz, respectively.

• 전기전자학회논문지
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• 제15권1호
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• pp.29-36
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• 2011

기존에 ADPLL(All Digital Phase Locked Loop)에서는 DCO(Digitally Controlled Oscillator)의 해상도를 향상시키기 위해 주로 dithering 기법이 사용되었다. 본 논문에서는 dithering 방식에서 발생하는 문제점을 보안하고자 DAC를 이용한 DCO의 해상도 확보 방법을 제안하였다. $0.13{\mu}m$ CMOS 공정을 이용하여 고해상도의 2.4GHz LC DCO를 무선 로컬 네트워크 통신에 적용 가능하도록 설계하였다. 설계된 DCO는 900MHz의 주파수 튜닝 범위를 가지고 발진하며 58.8Hz의 해상도를 보여준다. 주파수 컨트롤은 coarse, fine, DAC 배랙터 bank에 의해서 이루어지며, coarse와 fine bank는 PMOS 배랙터로, DAC bank는 NMOS 배랙터로 구성되었다. 각 배랙터 bank는 8비트의 디지털 입력으로 컨트롤된다. 설계된 DCO의 위상잡음은 1MHz 옵셋에서 -123.8dBc/Hz이다. 설계된 DCO는 공급전압 1.2V에서 4.2mA의 전류를 소모한다.

• 전기학회논문지
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• 제58권8호
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• pp.1544-1550
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• 2009

In this paper, a new single phase voltage sag/swell compensator using direct power conversion is proposed. A new compensator consists of input/output filter, series transformer and direct ac-ac converter, which is a single-phase back-to-back PWM converter without dc-link capacitors. Advantages of the proposed compensator include: simple power circuit by eliminating dc link electrolytic capacitors and thereby, improved reliability and increased life time of the entire compensator; simple PWM strategy or compensating voltage sag/swell at the same time and reduced switching losses in the ac-ac converter. Further, the proposed scheme is able to adopt simple switch commutation method without requiring complex four-step commutation method that is commonly employed in the direct power conversion. Simulation and experimental results are shown to demonstrate the advantages of the new compensator and PWM strategy. A 220V, 3kVA single-phase compensator based on the digital signal processor controller is built and tested.

• 대한전자공학회논문지SD
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• 제49권7호
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• pp.23-29
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• 2012

디지털 PLL의 핵심블록이 되는 디지털 제어 발진기를 LC 구조를 기반으로 설계하고 $0.18{\mu}m$ RF CMOS 공정을 사용하여 제작하였다. 2개의 교차쌍 구조의 NMOS 코어를 이용하여 광대역 특성을 구현하였으며, PMOS 배랙터쌍을 이용하여 수 aF의 작은 캐패시터값의 변화를 얻을 수 있었다. 캐패시터 축퇴 기법을 사용하여 캐패시턴스 값을 감소시키어 고해상도 주파수 특성을 구현하였다. 또한, 노이즈 필터링 기법을 바이어스 회로 등에 적용하여 위상잡음에 강한 구조로 설계를 하였다. 측정결과 중심주파수 2.7GHz에서 2.5GHz의 주파수 대역의 출력이 가능하였으며 2.9 ~ 7.1kHz의 높은 주파수해상도를 얻을 수 있었다. 미세튜닝범위와 코어의 전류 바이어스는 4개의 PMOS 배열을 통하여 제어가 가능하도록 하여 유연성을 높였다. 1.8V 전원에서 전류는 17~26mA 정도를 소모하였다. 설계한 DCO는 다양한 통신시스템에 응용이 가능하다.

• Journal of Advanced Marine Engineering and Technology
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• 제17권3호
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• pp.60-69
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• 1993

The speed control associated with dc servo motors for direct-drive applications of mobile robot is considered in this study. Robot is moved by power wheeled steering of two dc servo motors mounted to it. In order to cooperate with micro-computer and to achieve the high-performance operation of dc servo motor, speed control system is composed of a digital Phase Locked Loop and H-type drive circuit. And the motor is driven by Pulse Width Modulations. In controlling PWM, it is modified to compose of H-type drive circuit with feedback diodes and switching transistor and design of control sequence so that it may show linear characteristics. As a result, speed characteristics of motor showed linear features. In order to get data on design of PLL control system, the parameters of 80[W[ motor & robot device is measured by simple software control. The PLL speed control system is schemed and designed by leaner drive circuit and measured parameters. A complete speed control system applied to 80[W] dc servo motor showed good linearity, stability and high response. Also, it is verified that the PLL speed control system has good compatibility as a mobile robot driver.

• Journal of Power Electronics
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• 제16권4호
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• pp.1396-1406
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• 2016

A novel controller design is presented for the recently proposed electric springs (ESs). The dynamic modeling is analyzed first, and the initial Bode diagram is derived from the s-domain transfer function in the open loop. The design objective is set according to the characteristics of a minimum phase system. Step-by-step optimizations of the Bode diagram are provided to illustrate the proposed controller, the design of which is different from the classical multistage leading/lagging design. The final controller is the accumulation of the transfer function at each step. With the controller and the recently proposed δ control, the critical load voltage can be regulated to follow the desired waveform precisely while the fluctuations and distortions of the input voltage are passed to the non-critical loads. Frequency responses at any point can be modified in the Bode diagram. The results of the modeling and controller design are validated via simulations. Hardware and software designs are provided. A digital phase locked loop is realized with the platform of a digital signal processor. The effectiveness of the proposed control is also validated by experimental results.