• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2001년도 춘계종합학술대회
• /
• pp.443-447
• /
• 2001

통신회로에서 많이 사용되는 PLL 방식에 의한 주파수 합성기는 여러 장점이 있지만 위상잡음 특성이 나쁘고 긴 주파수 도약 시간을 갖기 때문에, 최근의 고속(l$\mu\textrm{s}$이하)으로 주파수 호핑(Frequency Hopping)을 요구하는 디지털 통신 시스템에서는 사용이 어렵다. 본 연구는 디지털 영상 패턴 발생기에서 1600hops/s 로 600개 이상의 랜덤한 주파수를 발생하는 주파수합성기를 DDS (Direct Digital Synthesis) 방식을 이용하고, CPLD에 의해 구현하였다.

• 전자공학회논문지 IE
• /
• 제46권1호
• /
• pp.1-6
• /
• 2009

본 논문에서는 광대역 주파수 합성기의 구현을 위하여 주파수 검출 범위와 락킹 시간을 개선한 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조에서는 광대역의 고속 주파수 비교기를 위하여 광역 디지털 로직 직교상관기를 사용하였고, 2 비트 업-다운 카운터 및 시그마-델타 변조기를 적용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 따라서 양자화에 의한 잡음으로부터 추가되는 위상 잡음을 감소시킬 수 있으며, 최근의 휴대용 멀티미디어 통신 단말기 등에서 요구되는 고속의 락킹 및 광대역 지원, 그리고 저전력 현에 적합하다.

• 한국전자파학회논문지
• /
• 제25권9호
• /
• pp.903-911
• /
• 2014

본 논문에서는 광대역 수신기에서 고속으로 동작하며, 위상 잡음의 크기와 형태를 개선한 이중 PLL 구조 주파수 합성기를 제안한다. 위상 잡음 및 불요신호의 개선을 위해 두 번째 PLL의 기준 주파수로 사용되는 첫 번째 PLL의 출력주파수를 변경하였다. 6.5~8.5 GHz에서 동작하며, 디지털 NCO(Numerically Controlled Oscillator)와 연계하여 주파수 해상도 1 Hz를 만족하는 주파수 합성기를 설계하였고, 제작된 주파수 합성기는 동조속도 60 us 이내로 동작하며, 출력 전력은 약 -3 dBm 이상, 위상 잡음은 10 kHz offset에서 -95 dBc/Hz 이하를 만족한다.

• 한국통신학회논문지
• /
• 제12권2호
• /
• pp.168-175
• /
• 1987

본 논문에서는 디지털 주파수 합성 기법을 이용하여 FFH-SS하이브리드 통신 방식을 제안하였다. 이 방식은 기존의 대역 제한 통신 방식과 상호 간섭없이 같은 주파수 대역 내에서 동시 사용이 가능하다. 실험에서 선택성 호핑패턴은 최장 부호 계열의 의사 잡음 코드를 직 병렬 변환한 특정 조합으로 얻었으며 주파수 호핑 간격이 균일할 때 보다 분균일할 때 선택성 호핑 대역 변환이 용이하다는 사실이 관찰되었다. 기존 디지털 주파수 합성기는 기생 신호 억압 능력이 50~60dB정도인데 본 실험에서는 이를 개선할 수 있는 방안을 제시하였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 추계종합학술대회 논문집
• /
• pp.985-988
• /
• 1999

This paper describes the architecture and the IC implementation of a Direct Digital Frequency Synthesizer (DDFS). That is based on an angle rotation algorithm (CORDIC). It is shown that the architecture can be implemented as a multipliers, feedfoward, and easily pipelineable datapath. A prototype IC has been designed, fabricated in 0.35${\mu}{\textrm}{m}$ SAMSUNG KG90 Library.

• 한국통신학회:학술대회논문집
• /
• 한국통신학회 1987년도 춘계학술발표회 논문집
• /
• pp.201-205
• /
• 1987

In FH-SS systems when the bopping band is enough wide to onerlap with conventional band limited communication cethod (CBM). The portion of suchacts as an interfering signal. Thus it is gard to use them all together. This paper presents how the frequency gopping systems can simultaneously share the same band with CBM. The proposed mithod is that the frequency gopping band can arbitraily controlled by setting the specific input bith of digital frequency synthesizer to logical zero state We realized this by putting the hopping band Controller between pseudeo random generater and frequency synthesizer.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 하계종합학술대회 논문집
• /
• pp.45-48
• /
• 1999

The demands of WLAN(Wireless Local Area Network) systems increase rapidly in whole society and this phenonenon has been expected that WLAN wi11 substitute for wired-LAN. The FHSS(Frequency Hopped Spread Spectrum) method using the WLAN is changed to the performance of Frequency synthesizer. In this paper, we proposed pipeline-accumulator using ring-counter method instead of constant accumulator that has demerits of size and power consumption. Designed DDFS generated operating frequency of 167MHz and maximum output frequency of 83.5MHz.

• 한국ITS학회 논문지
• /
• 제6권2호
• /
• pp.126-137
• /
• 2007

본 논문에서는 새로운 ROM 압축방식을 사용한 저전력 직접 디지털 주파수 합성기를 제안하고 낮은 클럭에서 동작하는 위상 누적기를 병렬로 연결하여 높은 주파수를 생성하는 위상-사인 변환기를 설계한다. ROM크기를 줄이기 위해 사인파를 양자화 할 때 일련의 차동 양자화 기술을 응용, 변형하여 양자화 ROM(Quantized ROM : Q-ROM과 차동 ROM(Differential ROM : D-ROM)을 사용하는 QD-ROM 압축방식을 제안한다. 이를 사용함으로써 67.5%의 ROM 사이즈를 감소시킬 수 있고 ROM의 크기를 줄여 전력 소모를 줄일 수 있다.

• 한국통신학회논문지
• /
• 제14권4호
• /
• pp.338-347
• /
• 1989

본 논문에서는 종래의 위상누적방식을 이용한 디지털 주파수합성기의 성능을 향상시키기 위해, 클럭주파수합성방식의 디지털 주파수합성기를 설계하고 제작하였다. 고정된 시스템 클럭주파수를 가지고 위상초기치를 가변, 누적시키는 위상 누적방식과는 달리, 클럭주파수 합성방식에서는 PLL을 사용하여 클럭주파수를 가변합성하였고, 이를 N진 계수기의 입력으로 사용하여 고정된 위상 누적치를 갖게 하였다. 성능실험결과 기존의 위상누적방식에서 나타났던 주기적인 출력왜곡현상이 발생하지 않게되어,양자화 불요잠음의 발생이 줄어들었으나, 위상누적방식보다 동일한 설계조건에서 출력대역폭이 계수기의 계수상태에 반비례하여 좁아졌고, PLL을 사용하기 때문에 회로구성이 복잡해졌다.

• 대한전자공학회논문지SD
• /
• 제40권5호
• /
• pp.361-368
• /
• 2003

저전력 파이프라인 병렬 누적기를 사용한 새로운 고속 직접 디지털 주파수 합성기가 제안되었다. 제안된 파이프라인 병렬 누적기는 속도 향상과 전력 소모 감소를 위하여 파이프라인과 병렬 기법 모두를 사용한다. 같은 처리 속도를 가지는 4 파이프라인 누적기와 4 병렬 누적기에 비하여 2 파이프라인 2 병렬 누적기는 66%와 69%의 전력만을 소모한다 제안된 누적기는 더 낮은 클럭 주파수에서 더 작은 면적과 더 적은 전력을 소모하면서 같은 속도를 얻을 수 있다. 3.3V전원의 0.35um CMOS 공정을 사용하여 모든 회로의 모의 실험과 제작이 수행되었다.