• 한국정보통신학회논문지
• /
• 제17권2호
• /
• pp.405-413
• /
• 2013

본 논문에서는 program-verify-read 모드를 갖는 고신뢰성 24bit differential paired eFuse OTP 메모리를 설계하였다. 제안된 program-verify-read 모드에서는 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력한다. 그리고 모의실험 결과 program-verify-read 모드에서 24-비트 differential paired eFuse OTP와 24-비트 듀얼 포트 eFuse OTP IP의 센싱 저항은 각각 $4k{\Omega}$과 $50k{\Omega}$으로 differential paired eFuse OTP의 센싱 저항이 작게 나왔다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2012년도 춘계학술대회
• /
• pp.722-725
• /
• 2012

본 논문에서는 프로그램 된 eFuse 링크의 센싱 저항이 작으면서 기준 전압없이 BL 데이터를 센싱가능한 differential paired eFuse 셀을 사용하여 BCD 공정 기반의 8비트 eFuse OTP를 설계하였다. Differential eFuse OTP 셀의 프로그램 트랜지스터의 채널 폭은 $45{\mu}m$과 $120{\mu}m$으로 split하였다. 그리고 프로그램된 eFuse 저항의 변동을 고려한 variable pull-up load를 갖는 센싱 마진 테스터(sensing margin test) 회로를 구현하였다. $0.35{\mu}m$ BCD 공정을 이용하여 제작된 8bit eFuse OTP IP를 측정한 결과 프로그램 트랜지스터의 채널 폭이 $120{\mu}m$인 OTP IP의 수율이 $45{\mu}m$인 OTP IP보다 양호한 것으로 나타났다.

• 한국정보전자통신기술학회논문지
• /
• 제8권2호
• /
• pp.107-115
• /
• 2015

본 논문에서는 Power IC용 저면적 32비트 differential paired eFuse OTP 메모리를 설계하였다. OTP 메모리 셀 어레이에서 행의 개수가 열의 개수보다 더 작은 경우 eFuse 링크의 프로그램 전류를 공급하는 SL (Source Line) 구동 라인을 열 방향으로 라우팅하는 대신 행 방향으로 라우팅하므로 레이아웃 면적을 많이 차지하는 SL 구동회로의 수를 줄이는 differential paired eFuse 셀 어레이 방식과 코어 회로를 제안하였다. 그리고 blowing되지 않은 eFuse 링크가 EM (Electro-Migration) 현상에 의해 blowing되는 불량을 해결하기 위해 RWL (Read Word-Line) 구동 회로와 BL (Bit-Line) 풀-업 부하회로에 V2V ($=2V{\pm}0.2V$)의 regulation된 전압을 사용하였다. 설계된 32비트 eFuse OTP 메모리의 레이아웃 면적은 $228.525{\mu}m{\times}105.435{\mu}m$으로 기존의 셀 어레이 라우팅을 이용한 IP 크기인 $197.485{\mu}m{\times}153.715{\mu}m$ 보다 20.7% 더 작은 것을 확인하였다.

• 한국정보통신학회논문지
• /
• 제17권10호
• /
• pp.2359-2368
• /
• 2013

본 논문에서는 power IC에서 파워가 ON되어있는 동안 입력 신호인 RD(Read) 신호 포트에 glitch와 같은 신호 잡음이 발생하더라도 파워-업(power-up)시 readout된 DOUT 데이터를 유지하면서 다시 읽기 모드로 재진입하지 못하도록 막아주는 IRD(Internal Read Data) 회로를 제안하였다. 그리고 pulsed WL(Word-Line) 구동방식을 사용하여 differential paird eFuse OTP 셀의 read 트랜지스터에 수 십 ${\mu}A$의 DC 전류가 흐르는 것을 방지하여 blowing 안된 eFuse 링크가 EM(Electro-Migration)에 의해 blowing되는 것을 막아주어 신뢰성을 확보하였다. 또한 program-verify-read 모드에서 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력하는 회로를 설계하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 8-비트 eFuse OTP IP의 레이아웃 면적은 $189.625{\mu}m{\times}138.850{\mu}m(=0.0263mm^2)$이다.

• 한국정보통신학회논문지
• /
• 제16권8호
• /
• pp.1734-1740
• /
• 2012

본 논문에서는 단일전원을 사용하는 PMIC 칩이 패키지 상태에서 eFuse OTP 메모리를 프로그램 가능하도록 스위칭 전류가 작은 FSOURCE 회로를 제안하였다. 제안된 FSOURCE 회로는 non-overlapped clock을 사용하여 short-circuit current를 제거하였으며, 구동 트랜지스터의 ON되는 기울기를 줄여 최대 전류를 줄였다. 그리고 power-on reset 모드동안 eFuse OTP의 출력 데이터를 임의의 데이터로 초기화시키는 DOUT 버퍼 회로를 제안하였다. $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 differential paired eFuse OTP 메모리의 레이아웃 면적은 $381.575{\mu}m{\times}354.375{\mu}m$($=0.135mm^2$)이다.