• ETRI Journal
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• 제46권3호
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• pp.485-500
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• 2024

A hardware architecture is presented to decode (N, K) polar codes based on a low-density parity-check code-like decoding method. By applying suitable pruning techniques to the dense graph of the polar code, the decoder architectures are optimized using fewer check nodes (CN) and variable nodes (VN). Pipelining is introduced in the CN and VN architectures, reducing the critical path delay. Latency is reduced further by a fully parallelized, single-stage architecture compared with the log N stages in the conventional belief propagation (BP) decoder. The designed decoder for short-to-intermediate code lengths was implemented using the Virtex-7 field-programmable gate array (FPGA). It achieved a throughput of 2.44 Gbps, which is four times and 1.4 times higher than those of the fast-simplified successive cancellation and combinational decoders, respectively. The proposed decoder for the (1024, 512) polar code yielded a negligible bit error rate of 10^-4 at 2.7 E_b/N_o (dB). It converged faster than the BP decoding scheme on a dense parity-check matrix. Moreover, the proposed decoder is also implemented using the Xilinx ultra-scale FPGA and verified with the fifth generation new radio physical downlink control channel specification. The superior error-correcting performance and better hardware efficiency makes our decoder a suitable alternative to the successive cancellation list decoders used in 5G wireless communication.

• 한국통신학회논문지
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• 제38B권2호
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• pp.140-145
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• 2013

본 논문은 위성방송 전송 규격인 DVB-S2의 기반 채널 부호로 사용되는 LDPC를 고속 복호를 위해 HSS(Horizontal Shuffle Scheduling) 방식을 기반으로 고속 복호기 구조를 연구하였다. 첫째로 HSS방식에서 발생하는 메모리 충돌을 극복하는 방식을 제시한다. 둘째로 고속 복호를 위해 LUT(Look Up Table)을 이용하는 Sum-Product 알로리즘 대신 min값에서 scaling factor를 곱하는 Normalized Min-Sum 알고리즘을 사용하였으며, 성능 향상을 위해 check node에서 bit node로 입력되는 값의 부호를 확인하여 신뢰성 없는 값을 삭제하는 Self-Correct 방식을 제시하여 sum-product 방식에서 발생하는 bottle neck 현상을 하였다. 마지막으로 고속화를 위한 효율적인 메모리 구조를 제안한다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.54-64
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• 2010

Reed-Solomon(RS) 코드는 강력한 에러 정정 능력으로 널리 사용된다. 최근 Sudan에 의해 Reed-Solomon 코드의 리스트 디코딩 알고리즘이 정립되었다. 리스트 디코더는 일반적인 디코더보다 더 큰 디코딩 반경을 가지며 하나 이상의 코드를 찾아낸다. 리스트 디코더는 복잡도와 latency가 매우 큰 Interpolation 과 Factorization 단계를 포함하므로 효율적인 하드웨어 설계가 필요하다. Factorization 은 latency가 매 단계마다 변하는 특성을 가져 복잡도가 높으며, 하드웨어 효율 저하의 문제가 발생한다. 본 논문에서는 하드웨어의 재사용을 높인 구조와 알고리즘의 효율적인 처리 스케쥴을 제안한다. 제안한 구조는 각 단계를 작은 단위의 R-MAC 유닛으로 나누어 매 단계마다 하드웨어를 재구성하여 처리함으로서 높은 하드웨어 효율과 효율적인 메모리 구조를 통해 복잡도가 낮은 순차처리를 적용하면서도 높은 처리량을 보이며, 여러 가지 어플리케이션에 적용가능하다. 제안한 구조는 동부 아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 330MHz이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.132-135
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 약 47% 감소시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• Journal of Advanced Marine Engineering and Technology
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• 제40권6호
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• pp.535-541
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• 2016

본 논문은 인접 심볼 간의 간섭이 발생하지 않는 최대 데이터 전송률인 Nyquist 속도 보다 빠르게 데이터를 전송하여 전송량을 증가시키는 FTN(Faster Than Nyquist) 기법을 위성 및 수중 통신의 융합 시스템에 적용하여 효율적인 송수신 모델을 제안한다. FTN 신호 전송 시 발생하는 ISI(Inter-Symbol Interference)를 최소화하기 위해 위성통신에서는 BCJR 기법을 이용한 비터비 등화기와 LDPC 복호기간의 반복으로 이루어진 터보 등화 기법을 이용하여 복호하며, 수중통신에서는 DFE 등화기와 LDPC 복호기와 연접한 터보등화 기법을 적용하여 각 노드에서의 성능 향상을 확인할 수 있었다.

• 전기전자학회논문지
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• 제24권1호
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• pp.186-193
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• 2020

본 논문에서는 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서 최대 4개의 재구성 가능한 하드웨어 가속기는 소프트웨어 쓰레드와 동기화되어 연산을 수행할 수 있으며 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 17:1의 압축률에서 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제14권11호
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• pp.4522-4536
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• 2020

Nowadays, cloud is the fastest emerging technology in the IT industry. We can store and retrieve data from the cloud. The most frequently occurring problems in the cloud are security and privacy preservation of data. For improving its security, secret information must be protected from various illegal accesses. Numerous traditional cryptography algorithms have been used to increase the privacy in preserving cloud data. Still, there are some problems in privacy protection because of its reduced security. Thus, this article proposes an ElGamal Elliptic Curve (EGEC) Homomorphic encryption scheme for safeguarding the confidentiality of data stored in a cloud. The Users who hold a data can encipher the input data using the proposed EGEC encryption scheme. The homomorphic operations are computed on encrypted data. Whenever user sends data access permission requests to the cloud data storage. The Cloud Service Provider (CSP) validates the user access policy and provides the encrypted data to the user. ElGamal Elliptic Curve (EGEC) decryption was used to generate an original input data. The proposed EGEC homomorphic encryption scheme can be tested using different performance metrics such as execution time, encryption time, decryption time, memory usage, encryption throughput, and decryption throughput. However, efficacy of the ElGamal Elliptic Curve (EGEC) Homomorphic Encryption approach is explained by the comparison study of conventional approaches.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제9권9호
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• pp.3276-3292
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• 2015

Relay-assisted D2D communication extends the communication range of the D2D pairs and helps users to form D2D pairs effectively. However, due to the introduction of the multi-hop relaying, the D2D communication has to occupy extra transmission time, which may decrease the efficiency of the communication system. In this paper, we propose a scheme to make node receive D2D signal and BS signal at overlapping time to improve the spectrum efficiency according to ZigZag decoding and successive-interference-cancellation (SIC). In this way, more data can be delivered during the same duration, thus the network throughput can be further improved. Numerical results verify the performance improvement of the proposed scheme when compared with a baseline scheme. Moreover, we expand the proposed scheme from one-hop relay scenario to multi-hop relay scenario.

• 산업공학
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• 제12권1호
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• pp.132-142
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• 1999

Two-sided (left- and right-sided) assembly lines in practice can provide several advantages over one-sided lines in terms of the required line length, throughput time, cost of tools and fixtures, and so on. This paper considers two-sided assembly line balancing with the objective of minimizing line length. The balancing problem is more complicated than that of one-sided lines due to sequence-dependency of tasks assigned to a pair of directly facing workstations. This paper shows how genetic algorithm can be used to solve two-sided assembly line balancing. For this, an encoding and a decoding method suitable to the problem are presented. Proper genetic operators and an evalutation function are also employed. Extensive computational experiments are carried out to show the efficacy of the proposed algorithm. The results show that the algorithm is viable and promising in solution quality and computation time.

• 한국정보통신학회논문지
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• 제15권6호
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• pp.1355-1362
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준에 규정된 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 LDPC 복호기를 최소합 알고리듬과 layered 복호방식을 적용하여 설계하였다. 검사노드 값과 패리티 검사 행렬 정보의 효율적인 저장방법을 통해 메모리 용량을 최소화하였으며, 또한 효율적인 검사노드 메모리 어드레싱 방법을 적용하여 stall 없이 메모리 읽기/쓰기가 가능하도록 하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164～212 Mbps의 성능을 갖는 것으로 평가되었다.