• 전자공학회논문지C
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• 제36C권6호
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• pp.37-43
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• 1999

고성능 VLSI 설계를 위한 pipeline 형태의 Reed-Solomon을 구현하였다. Shortened RS code의 경우에 있어서 기존의 parallel recursive cell 방식이나[1] 다중 클락 설계와 같은 접근과는 달리 작은 면적에서 단일 클락으로 동작할 수 있는 이중 수소(two-way addressing) 방식의 Euclid 계산을 제안하였다. 이러한 방식은 recursive cell을 병렬 처리하는 Euclid 계산 방식에 비해 면적이나 소비 전력에 있어 장점을 갖고 있음을 synthesis와 전력 모의실험을 통해 검증하였다. 본 설계는 면적상으로 parallerl recursive cell을 이용한 단일 클락euclid 회로가 약 5,000 gate임에 비하여 40% 정도 감소한 3,000 gate 정도에 구현할 수 있었다. 또한 전력 소비면으로는 기존의 recursive cell을 이용한 다중 클락 euclid 회로가 6mW 이상의 전력을 소비하는 반면에 본 설계는 3mW대의 전력 소비를 보여 현격한 차이를 보였다.

• 대한전자공학회논문지
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• 제23권6호
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• pp.923-928
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• 1986

This paper describes the design and fabrication of a high performance digital tuning analog component integrated circuit that contains a television station detector and decoders(H and L types). When the comparator level sampling method is used, this integrated circuit can be used as a stable channel selector for an external circuit with very large signal variation. It has been fabricated using the SST bipolar standard process and its chip size is 2.2x2.1mm\ulcorner As a result, we have succeeded in fabricating the IC that satisfies the D.C characteristics, and the channel station detector and decoder function.

• 전자공학회논문지
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• 제50권1호
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• pp.180-184
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• 2013

이 논문에서는 (SOI) CMOS 공정을 이용한 저전력 안테나 스위치 컨트롤러 IC가 설계되었다. 제안 된 컨트롤러는 전력 수용능력과 고조파 왜곡 성능을 향상시키기 위하여 입력 신호에 따라 안테나 스위치를 구성하는 FET소자의 게이트 단자와 바디 단자에 +VDD, GND 그리고 -VDD에 해당하는 3 가지 상태의 로직 레벨을 제공한다. 또한, 입력-결합 전류제한 링 발진기와 하드웨어 효율적인 레벨 시프터를 적용함으로서 전력소모와 하드웨어 복잡도를 크게 감소시켰다. 제안 된 회로는 +2.5 V 전원을 공급받으며 송신 모드에서 135 ${\mu}A$를 소모하며 10 ${\mu}s$의 빠른 start-up 시간을 달성하였고, 전체 면적은 $1.3mm{\times}0.5mm$로 설계되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1296-1299
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• 2002

We implemented a CD signal processor operated on a CAV 48-speed CD-ROM drive into a VLSI. The CD signal processor is a mixed mode monolithic IC including servo-processor, data recovery, data-processor, and I-bit DAC. For servo signal processing, we included a DSP core, while, for CAV mode playback, we adopted a PLL with a wide recovery range. Data processor (DP) was designed to meet the yellow book specification.［2］So, the DP block consists of EFM demodulator, C1/C2 ECC block, audio processor and a block transferring data to an ATAPI chip. A modified Euclid's algorithm was used as a key equation solver for the ECC block To achieve the high-speed decoding, the RS decoder is operated by a pipelined method. Audio playability is increased by playing a CD-DA disc at the speed of 12X or 16X. For this, subcode sync and data are processed in the same way as main data processing. The overall performance of IC is verified by measuring a transfer rate from the innermost area of disc to the outermost area. At 48-speed, the operating frequency is 210 ㎒, and this chip is fabricated by 0.35 um STD90 cell library of Samsung Electronics.

• 전자공학회논문지 IE
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• 제47권3호
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• pp.19-25
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• 2010

의약품 정보에 대한 접근이 쉽지 않은 시각장애인을 위해 의약품 정보 안내 단말기를 개발하였다. 본 연구에서는 시각장애인에게 의약품 관련 정보를 전달하기 위하여 RFID 기술을 사용하였다. 안내단말기로 의약품에 부착된 RFID 태그를 인식하면 태그의 고유 ID에 따라 단말기를 통해 음성으로 의약품 정보를 안내하도록 하였다. 의약품 정보는 식품의약품안전청에서 운영하는 이지드럭 사이트를 통해 의약품 정보를 취득하도록 하였다. 정보 안내 단말기는 휴대가 간편하도록 목걸이 형태로 제작 하였으며, 평상시에도 유용하게 사용할 수 있도록 mp3 재생기능을 탑재하였다. 본 연구에서는 단말기의 코어칩으로 ARM 계열의 Cortex M3 칩을 사용하였고, RFID 회로를 구현하기 위하여 저전력의 NXP의 MFRC523 칩셋을 사용하였다. MFRC523 칩은 모바일에 적용되는 저전력 기능이 탑재되어 있다. 음성회로를 구현하기 위해서는 VS1003B MP3 Decoder IC를 사용하였고 의약품 정보서버와의 무선 통신을 위해는 CC2500 칩셋을 사용하였다. RFID 프로토콜은 ISO 14443A 타입과 B타입을 모두 지원하도록 개발하여 다양한 프로토콜로 확장이 가능하도록 개발하였다. 본 시스템을 사용하면 시각장애인에게 의약품 정보를 편리하게 전달할 수 있어 시각장애인의 의약품 오남용을 줄일 수 있다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2003년도 정기총회 및 학술대회
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• pp.69-72
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• 2003

This paper presents a signal processing IC for digital HDTV, which is designed to operate in bunt-in HDW or in HD-set-top Box. The chip supports de-multiplexing an ISO/IEC 13818-1 MPEG-2 TS stream. It decodes MPEG-2 MP@HL video bitstream, and provides high-quality scaled video for display on HDTV monitor. The chip consists of ARM7TDMI for TS-Demux, PCI interface, Audio interface, MPEG2 MP@HL video decoder Display processor, Graphic processor, Memory controller, Audio int3face, Smart Card interface and UART. It is fabricated using Sam sung's 0.18-um and the package of 492-pin BGA is used.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2010년도 하계학술대회
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• pp.36-39
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• 2010

멀티 포맷 방송용 모니터는 SDI 신호뿐만 아니라 HDMI, DVI, Component, Composite로 전송되는 영상, 음성, 부가 데이터를 보여주는 모니터로 방송용 레퍼런스 모니터로 사용되고 있다. 특히 부가 데이터 중에서 Closed Caption의 경우 북미에서는 EIA-608과 EIA-708 두 가지 표준이 있고, 세부적으로 네 가지의 방법으로 전송되는데 일반적인 방송용 모니터에는 적용되어 있는 것이 극히 드물다. 또한 SDI 신호로 전송되는 Closed Caption 데이터를 Decoding하는 상용 IC는 거의 없는 수준이다. 이에 본 논문에서는 SDI로 전송되는 다양한 방식의 Closed Caption 데이터를 모두 표시하기 위한 방법을 제안하였다. 먼저 VBI (Vertical Blanking Interval) 에 아날로그 Waveform 형태로 입력되는 경우 데이터의 신뢰도를 높이기 위해 Clock Run In을 실시간으로 검출 할 수 있는 구조를 제안하고 FPGA (Field Programmable Gata Array)로 구현하였다. 또한 VANC (Vertical Ancillary Space)로 들어오는 Caption데이터의 경우 특히 EIA-708 처럼 많은 데이터가 입력되는 경우 실시간으로 처리하기 위해서 기존의 I2C와 같은 느린 전송 방법이 아닌 FPGA와 프로세서 간에 메모리를 직접 Access 할 수 있는 방법을 제안하였다. 본 논문에서 제안 한 방법을 FPGA로 구현하였고, 실제 미국이나 캐나다 방송국에서 사용하는 Caption 인코더 장비 뿐만아니라 방송 콘텐츠를 직접 이용하여 동작 상태를 검증하였다.

• 대한전자공학회논문지
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• 제26권2호
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• pp.10-17
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• 1989

Reed-Solomon(RS) 부호의 복호에서 오류위치다항식을 구하기 위한 알고리듬 중 Peterson에 의해 제안되고 Gorenstein과 Zierler가 개선한 알고리듬은 오류정정능력 t가 비교적 작을 경우 BerlekampMassey의 반복 알고리듬, Euclid 알고리듬을 이용한 복호, 변환영역에서의 복호보다 오류위치다항식의 계산이 간단하고 장치화에 이점이 있다. 본 논문에서는 Peterson-Gorenstein-Zieler의 알고리듬 RS부호의 부호화와 복호과정을 체계적으로 연구, 분석하고 실제로 통신 시스템에 응용할 수 있도록 유한체 GF($2^5$)의 심볼로 이루어지는 2중 오류정정(31,27)RS 부호의 부호기와 복호기를 설계하여 TTL IC로 장치화 하였다.

• 한국통신학회논문지
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• 제18권3호
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• pp.397-409
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• 1993

본 논문은 전류 모드 COMS 다치논리회로를 이용하여 CLA 방식에 의한 8비트 2진 병렬 가산기의 설계를 제안하였고, $5{\mu}m$의 표준 반도체 기술을 이용하여 시뮬레이션하였다. m치의 다치논리회로에 의한 CLA 방식의 가산기 설계시 필요한 발생캐리 $G_K$와 전달캐리 $P_K$의 검출조건을 유도하였고, 이를 4치에 적용하였다. 또한 4치 논리회로와 2진 논리회로의 결합에 의한 연산시 필요한 엔코더, 디코더, mod-4 가산회로, G_k및 P_k 검출회로, 전류-전압 변환회로를 CMOS로 설계하였다. 또한 시뮬레이션을 통해 각 회로의 동작을 검증하였으며, 다치회로의 장점을 이용한 2진 연산에 응용을 보여주었다. 순수한 2진 및 CCD-MVL에 의한 가산기와의 비교를 통해, 제안한 가산기는 1개의 LAC 발생기를 사용하여 1 level로 구성가능하며, 표준 CMOS 기술에 의한 4차 논리회로가 실현 가능하므로 다치논리회로의 유용성을 보였다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.79-90
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• 2000

본 논문에서는 고성능 수퍼스칼라 마이크로프로세서에 적합하고, IEEE 754 표준을 준수하는 고성능 부동 소수점 유닛의 구조를 설계한다. 부동 소수점 AU에서는 비정규화 수 처리를 모두 하드웨어적으로 지원하면서 추가적인 지연 시간이 생기지 않도록 점진적 언더플로우 예측 기법을 제안 구현한다. 부동 소수점 제산/제곱근기는 기존의 고정적인 길이의 몫을 구하는 방식과 달리 매 사이클마다 가변적인 길이의 몫을 구하는 구조를 채택하여 성능과 설계 복잡도 면에서 SRT 알고리즘에 의한 구현 보다 우수하도록 설계한다. 또한, 수퍼스칼라 마이크로프로세서에 이식이 용이하도록 익셉션 예측 기법을 세분화하여 적용하며, 제산 연산에서의 익셉션 예측에 필요한 스톨사이클을 제거하도록 한다. 설계된 부동 소수점 AU와 제산/제곱근기는 부동 소수점 유닛의 구성요소인 명령어 디코더, 레지스터 파일, 메모리 모델, 승산기 등과 통합되어 기능과 성능을 검증하였다.