A series of novel imidazole-blocked diisocyanate bioadhesives (IBAs) were synthesized from reaction of toluene 2, 4-diisocyanate (TDI), isophorone diisocyanate (IPDI), hydroxyl-terminated polylactide (HO-PLA-OH), 1,1,1-trimethylolpropane (TMP), and imidazole. Synthesis of IBAs was confirmed by Fourier transform infrared spectroscopy (FTIR) and gel permeation chromatography (GPC). Differential scanning calorimetry (DSC) and thermal gravimetric analysis (TGA) revealed that the TDI-based IBA had lower thermal dissociation temperature and a faster deblocking rate than IBA based on IPDI. Hydroxyl-terminated polyurethane (HPU) was introduced to study the adhesive effect of the synthesized IBAs. Improvement on elastic modulus, tensile strength and water resistance of IBA-modified HPU in comparison with neat HPU suggested the good adhesive effect of IBA due to the strong chemical reaction between released NCO groups from IBA and hydroxyl groups from HPU.
Lee Jung Min;Subramani Sankaraiah;Lee Young Soo;Kim Jung Hyun
Macromolecular Research
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제13권5호
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pp.427-434
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2005
To improve the performance and reduce raw material costs, blocked isocyanates were prepared with mixture of blocking agents in many industries. Three blocked isocyanates (adducts) namely $\varepsilon$-caprolactam/benzotriazole-blocked 4,4'-diphenylmethane diisocyanate (MDI), toluene-2,4-diisocyanate (TDI) and 4,4'-dicyclohexyl-methane diisocyanate ($H_{12}$MDI) were synthesized. Six reference adducts were also prepared by blocking MDI, TDI, and $H_{12}$MDI with $\varepsilon$-caprolactam ($\varepsilon$-CL) or benzotriazole. The reactions were carried out in acetone medium and dibutyltin dilaurate (DBTDL) was used as a catalyst. The progress of the blocking reaction was monitored by IR spectroscopy. De-blocking temperatures (dissociation temperatures) of these adducts were studied using DSC and TGA and the results were correlated. As expected, the thermal analysis data showed that de-blocking temperature of blocked aromatic isocyanates was lower than that of the blocked aliphatic isocyanates. The low de-blocking temperature of blocked aromatic isocyanate could be due to electron withdrawing benzene ring present in the blocked isocyanates. It was also found that benzotriazole-blocked adducts de-blocked at higher temperature compared with $\varepsilon$-CL-blocked adducts.
본 논문에서는 다층스케일 웨이블릿 변환영역에서의 특이점 검출 및 Lipschitz 정칙 상수를 이용한 블록화 현상 제거 방법을 제안하였다. 블록 부호화된 영상에서 블록화 현상 및 에지와 같은 특이점들은 다층스케일 웨이브릿 변환 영역에서 국부 계수 최대치 (local modulus maxima)로 검출된다. 제안한 방법에서는 국부 계수 최대치의 Lipschitz 정칙 상수를 이용하여 블록화 현상 및 에지의 특이점들을 구분하고, 웨이블릿 변환 영역에서 블록화 현상에 의한 특이점들을 연역에 따라 스케일별로 제거한다. 실험 결과로부터 제안한 방법은 기존의 방법에 비하여 PSRN이 0.046~0.42 dB 향상되었고, 복잡한 영역에서 에지의 불연속성이 제거되므로 객관적 화질 및 주관적 화질 측면에서 성능이 우수함을 확인하였다.
본 논문에서는 H.264AVC baseline 디코더를 ARM926EJ-S 코어를 탑재한 FPGA(XC4VLX60)기반의 타겟 보드와 임베디드용 Linux Kernel 2.4.26의 개발환경에서 SW/HW 분할을 통해 설계 및 구현하였다. 하드웨어 가속기로는 움직임 보상 모듈 디블록킹 필터 모듈, YUV2RGB 변환 모듈을 사용하였으며 AMBA 버스 프로토콜을 통하여 소프트웨어와 함께 동작한다. 참조 소프트웨어(JM 11.0)를 OS(Linux)상에서 하드웨어 가속 모듈을 추가하고 메모리 접근 등을 최소화함으로써 성능을 향상시키고자 노력하였다. 설계된 하드웨어 IP와 시스템은 여러 단계로 검증하였으며 시스템의 복호화 속도 개선을 도모하였다. QCIF (176$\times$144) 영상을 24MHz의 클록 주파수의 타겟 보드상에서 약 2 frames/sec의 결과를 얻었으며 타겟 보드의 주파수를 증가시키고 FPGA영역의 IP를 ASIC으로 구현하면 더 좋은 성능을 기대할 수 있다.
본 논문에서는 ASIP(Application Specific Instruction-set Processor) 기반의 실시간 H.264/AVC 구현 가능한 VSIP(Video Specific Instruction-set Processor) 을 제안한다. 제안한 VSIP은 H.264/AVC의 화면 내 예측, 디블록킹 필터, 정수 변환 등 새로운 기능들을 효율적으로 지원하기 위한 전용의 하드웨어 구조와 명령어를 가지고 있다. 또한 화면 간 예측 및 엔트로피 코딩과 같이 연산량이 많은 부분은 하드웨어 가속기로 만들어 연산 처리 속도 및 효율을 높였다. VSIP은 H.264/AVC에 적합한 하드웨어 구조와 명령어를 통해 기존의 디지털 신호처리 프로세서보다 작은 크기를 가지며, 메모리 접근 횟수를 줄여 전력 소비를 감소시켰다. 제안한 VSIP을 이용하여 실시간 영상 신호처리를 할 수 있으며, 다양한 프로파일과 표준을 지원할 수 있다.
고해상도 비디오에 대한 압축 성능 향상을 위해 ITU-T VCEG에서는 H.264/AVC 표준을 근간으로 다양한 압축 성능 개선 기법들을 추가해 왔는데, 그중 ALF 기법은 양자화에 의해 발생한 오류를 제거할 수 있는 필터링 방법을 제공함으로써, 고해상도 영상에서 평균 9%의 매우 높은 성능 개선 능력을 보이는 핵심 기술이다. 하지만 기존의 ALF는 한 프레임 내에서 하나의 Wiener 필터만을 사용하므로, 다수의 서로 다른 통계적 특성을 가진 영역이 존재하는 경우에는 능률적인 오류 복원 성능을 제공하기 어려운 한계를 가지고 있다. 따라서 본 논문에서는 한 복호 프레임에 존재하는 다양한 영역 별 통계적 특성을 반영하여 보다 유연한 율-왜곡 관점에서의 ALF 선택이 가능할 수 있도록, 적응적 율-왜곡 최적 다중 루프 필터 기법을 제안한다. 제안 알고리즘을 통해 다양한 영상에 대하여 기존 알고리즘의 성능을 안정적으로 개선할 수 있었으며, 영상에 뚜렷한 특성 차이를 지닌 복수의 오브젝트가 존재할 경우에는 더욱 높은 비트율 감소 이득을 얻을 수 있었다.
본 논문에서는 3차원 합성영상의 화질 개선을 위하여 깊이영상의 경계를 개선하는 방법을 제안한다. 깊이영상을 부호화할 때 객체의 경계부근에서 왜곡이 발생하게 되는데, 이러한 왜곡은 합성영상의 화질을 떨어뜨리는 원인이 된다. 본 논문에서 제안하는 방법은 경계 주변만을 필터링하기 위해 에지 맵을 추출하고, 이를 이용하여 객체의 경계를 포함하는 매크로블록에만 제안하는 방법을 적용한다. 여기서 경계주변의 참조 화소의 빈도, 유사성, 거리 등 세 가지 요소를 고려하는 윈도우-기반의 경계 선명화 필터를 적용하여 중앙의 대상 화소를 최적의 화소값으로 대체한다. 제안한 방법은 다시점 비디오 부호화의 참조 소프트웨어인 JMVC 8.3에 디블록킹 필터의 후처리로 구현했다. 기존 방법들과 비교하여 평균 0.49 dB의 화질 개선과 16.58%의 비트율 감소가 있었고, 주관적으로도 개선된 부분을 확인하였다.
본 논문은 블록DCT(Discrete Cosine Transform) 기반의 영상 압축 과정에서 발생하는 블록효과(block artifact)를 제거하기 위해 ALM(Alvarez, Lions, and Morel) 확산 모델에 기반을 둔 새로운 이방성 확산(anisotropic diffusion)을 제안한다. 등방성 확산은 평탄 영역에 나타나는 블록 경계를 제거하는 역할을 하는 반면, 이방성 확산은 윤곽선 영역이나 텍스쳐 영역을 보존하는 역할을 하기 때문에, 제안된 확산 모델은 블록 효과를 제거하면서 윤곽선(edge)을 보존하기 위해 등방성 확산(isotropic diffusion)과 이방성 확산의 비율을 제어하는 확산비율 조절 매개 변수(RCP : rate control parameter)가 제안 되었다. 또한, 텍스쳐 영역의 과도한 평탄화를 막기 위해 속도 매개 변수(SAP : speed control parameter)를 고안하였으며, 이는 텍스쳐 영역의 확산 속도를 감소시기는 역할을 한다.
H.264/AVC의 시간적 오류 은닉을 위한 새로운 경계 정합 방법과 은닉된 영상의 화질 향상을 위한 후처리 방법을 제안한다. 시간적 오류 은닉은 참조 프레임에서 가장 유사한 블록으로 오류가 발생한 블록을 대체시키는 방법이다. 가장 유사한 블록을 찾기 위해 H.264/AVC에서는 오류가 발생한 블록의 바깥 경계의 화소값과 참조블록의 안쪽 경계의 화소값을 단순 비교한다. 그러나 기존의 방법은 좁은 범위의 화소값 만을 비교하므로 부정확한 블록으로 오류 블록을 대체할 확률이 높다. 본 논문에서는 더욱 정확한 블록으로 오류 블록을 대체하기 위하여 참조 블록의 안쪽 경계의 화소값과 바깥 경계의 화소값을 오류 블록의 바깥 경계의 화소값과 비교하고 후보 움직임 벡터의 최솟값과 최댓값을 기준으로 일정 검색 범위내의 추가적인 후보 움직임 벡터를 설정하는 보다 향상된 경계 정합 방법, 그리고 변형된 디블록킹 필터를 통해 오류 없이 복호된 블록과 오류가 은닉된 블록과의 경계를 부드럽게 하는 후처리 방법을 제안한다. 실험을 통하여 제안된 방법이 기존의 블록 정합방법보다 최대 약 0.9 dB의 화질 향상을 보여주는 것을 확인하였다.
본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안 하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다. 제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다.
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[게시일 2004년 10월 1일]
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