• 대한전자공학회논문지SP
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• 제40권6호
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• pp.84-89
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• 2003

본 논문에서는 8kbps의 전송율을 가진 ITU-T C.729A 보코더에 Henja가 제안한 SOLA-B (Synchronized Overlap Add) 알고리즘을 적용하여 가변 전송율의 보코더를 TMS320C5416에 실시간 구현하였다. 이 방법은 부호화 시 SOLA-B 알고리즘을 이용하여 음성의 속도를 빠르게 해주고, 복호화 시 다시 SOLA-B 알고리즘을 이용하여 음성의 속도를 느리게 해줌으로써 정상속도의 음성을 재생시켜준다. 이때 SOLA-B 알고리즘의 계산량을 줄이기 위해 상호 상관 함수가 수행되는 샘플의 간격을 3 샘플씩 건너뛰면서 처리하였다. 실시간 구현된 G.729A 와 SOLA-B 알고리즘의 보코더는 8kbps 전송율일 때 인코더는 10.2MIPS이고 디코더에서는 2.8%MIPS의 최대 복잡도를 나타내었다. 그리고 6kbps 전송율일 때 인코더 18.3MIPS이고 디코더는 13.1MIPS의 최대 복잡도를 나타내었으며, 4kbps 전송율일 때 인코더 18.5MIPS이고 디코더에서 13.1MIPS의 최대 복잡도를 나타내었다. 사용된 메모리는 program ROM 9.7kwords, table ROM 4.5kwords, RAM 5.1kwords 정도이다. 출력된 파형은 C simulator와 Bit Exact 한 출력 결과를 보여주었다. 또한, 실시간 구현된 가변 전송율 보코더의 음질 평가를 위해 MOS 테스트를 수행한 결과 4kbp의 전송율에서 MOS값이 3.69정도로 측정되었다.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.447-458
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• 2003

고속동작을 하는 곱셈기는 DSP의 기본 블록 설계에 있어서 필수적이다. 전형적으로 신호처리분야에 있어서 반복 알고리듬은 다량의 곱셈연산을 필요로 하고, 이 곱셈연산을 첨가하고 실행하는데 사용된다. 본 논문은 32×32-b RST를 적용한 병렬 구조 곱셈기의 매크로 블록을 제시한다. Tree part의 속도를 향상시키기 위해 변형된 부분곱 발생 방법이 구조레벨에서 고안되었다. 이것은 4 레벨을 압축된 3 레벨로 줄였고, 4-2 압축기를 사용한 월리스 트리 구조에서도 지연시간을 감소시켰다. 또한, tree part가 CSA tree를 생성하기 위한 4개의 모듈러 블록과 결합이 되게 하였다. 그러므로 곱셈기 구조는 부스 셀렉터, 압축기, 새로운 부분곱 발생기(MPPG : Modified Partial Product Generator)로 구성된 같은 모듈에 규칙적으로 레이아웃 될 수 있다. 회로레벨에서 적은 트랜지스터 수와 엔코더로 구성된 새로운 부스 셀렉터가 제안되었다. 부스셀렉터에서의 트랜지스터 수의 감소는 전체 트랜지스터 수에 큰 영향을 끼친다. 설계된 셀렉터에는 9개의 PTL(Pass Transistor Logic)을 사용한다. 이것은 일반적인 트랜지스터 수의 감소와 비교했을 때 50% 줄인 것이다. 단일폴리, 5중금속, 2.5V, 0.25㎛ CMOS공정을 사용하여 설계하고, Hspice와 Epic으로 검증하였다. 지연시간은 4.2㎱, 평균 전력소모는1.81㎽/㎒이다. 이 결과들은 발표된 성능이 우수한 일반적인 곱셈기보다도 성능이 우수하다.

• 한국정보과학회논문지:시스템및이론
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• 제32권11_12호
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• pp.629-638
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• 2005

시스템 온 칩 설계에서 온 칩 버스는 전체 시스템의 성능을 결정하는 중요한 요소이다. 특히 프로세서, DSP 및 멀티미디어 IP와 같이 보다 높은 버스 대역폭을 요구하는 IP가 사용될 경우 온 칩 버스의 대역폭 문제는 더욱 심각해진다. 이에 따라 최근 ARM 사에서는 고성능 온 칩 버스 구조인 ML-AHB 버스 매트릭스를 제안하였다. ML-AHB 버스 매트릭스는 시스템 내의 다중 마스터와 다중 슬레이브간의 병렬적인 접근 경로를 제공하여 전체 버스 대역폭을 증가시켜주고, 최근 많은 프로세서 요소들을 사용하는 휴대형 기기 및 통신 기기 등에 적합한 고성능 온 칩 버스 구조이다. 하지만 내부 컴포넌트인 입력 스테이지와 무어 타입으로 구현된 중재 방식으로 인해 마스터가 새로운 전송을 수행할 때 또는 슬레이브 레이어를 변경할 때 마다 항상 1 클럭 사이클 지연 현상이 발생된다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존 ML-AHB 버스 매트릭스 구조를 개선하였다. 기존 버스 매트릭스 구조에서 입력 스테이지를 제거하고, 개선된 구조에 적합하도록 중재 방식을 변경하여 1 클럭 사이클 지연 문제를 해결하였다. 개선된 결과 4-beat incrementing 버스트 타입으로 다수의 트랜잭션을 수행할 경우, 기존 ML-AHB 버스 매트릭스에 비해 전체 버스 트랜잭션 종료 시간 및 평균 지연 시간이 각각 약 $20\%,\;24\%$ 정도 짧아졌다. 또한 FPGA의 슬라이스 수는 기존의 ML-AHB 버스 매트릭스보다 약 $22\%$ 정도 감소하였고, 클럭 주기도 약 $29\%$ 정도 짧아졌다.

• Journal of Power Electronics
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• 제11권4호
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• pp.408-417
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• 2011

The plug-in hybrid electric vehicles (PHEVs) are specialized hybrid electric vehicles that have the potential to obtain enough energy for average daily commuting from batteries. The PHEV battery would be recharged from the power grid at home or at work and would thus allow for a reduction in the overall fuel consumption. This paper proposes an integrated power electronics interface for PHEVs, which consists of a novel Eight-Switch Inverter (ESI) and an interleaved DC/DC converter, in order to reduce the cost, the mass and the size of the power electronics unit (PEU) with high performance at any operating mode. In the proposed configuration, a novel Eight-Switch Inverter (ESI) is able to function as a bidirectional single-phase AC/DC battery charger/ vehicle to grid (V2G) and to transfer electrical energy between the DC-link (connected to the battery) and the electric traction system as DC/AC inverter. In addition, a bidirectional-interleaved DC/DC converter with dual-loop controller is proposed for interfacing the ESI to a low-voltage battery pack in order to minimize the ripple of the battery current and to improve the efficiency of the DC system with lower inductor size. To validate the performance of the proposed configuration, the indirect field-oriented control (IFOC) based on particle swarm optimization (PSO) is proposed to optimize the efficiency of the AC drive system in PHEVs. The maximum efficiency of the motor is obtained by the evaluation of optimal rotor flux at any operating point, where the PSO is applied to evaluate the optimal flux. Moreover, an improved AC/DC controller based Proportional-Resonant Control (PRC) is proposed in order to reduce the THD of the input current in charger/V2G modes. The proposed configuration is analyzed and its performance is validated using simulated results obtained in MATLAB/ SIMULINK. Furthermore, it is experimentally validated with results obtained from the prototypes that have been developed and built in the laboratory based on TMS320F2808 DSP.

• 정보처리학회논문지A
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• 제13A권5호
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• pp.413-420
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• 2006

대부분의 디지털 신호 처리기 (Digital Signal Processor)는 두 개 이상의 메모리 뱅크를 가지는 하버드 아키텍처 (Harvard architecture)를 지원한다. 다중 메모리 뱅크 중에서 하나는 프로그램용으로 나머지는 데이터용으로 사용하여 프로세서가 한 명령어 사이클에 메모리의 여러 데이터에 동시 접근을 가능하게 한다. 이전 연구에서 우리는 다중 메모리 뱅크에 효율적으로 데이터를 할당하는 방법에 대하여 논하였다. 본 논문에서는 이전 연구의 확장으로 런타임 메모리의 최적화에 대한 우리의 최근 연구에 대하여 소개한다. 듀얼 데이터 메모리 뱅3(Dual Data Memory Bank)를 효율적으로 이용하기 위해 각 메모리 뱅크에 할당된 변수를 관리하기 위한 독립적인 두 개의 런타임 스택이 필요하다. 프로시저에 대한 두 메모리 뱅크의 활성화 레코드(Activation Record)의 크기는 각 메모리 뱅크에 할당된 변수의 개수가 일정하지 않기 때문에 다를 수 있다. 따라서 여러 개의 프로시저가 연속으로 호출될 때 두 개의 런타임 스택의 크기가 크게 달라질 수 있다. 이러한 두 메모리 뱅크 사이의 불균형은 하나의 메모리에 여유 공간이 있음에도 불구하고 다른 하나의 메모리 뱅크의 사용량이 온칩 메모리(on-chip memory)범위를 초과하는 원인이 될 수 있다. 본 논문에서는 온칩 메모리를 효율적으로 사용하기 위해 두 런타임 스택의 균형 맞추기를 시도했다. 본 논문에서 제안하는 알고리즘은 상대적으로 단순하지만 효율적으로 런타임 메모리를 사용할 수 있다는 것을 실험결과를 통해 보여주고 있다.

• 한국통신학회논문지
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• 제29권5A호
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• pp.473-483
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• 2004

8 채널 ${\times}$ 40 Gbps 파장 분할 다중 (WDM ： Wavelength Division Multiplexing) 시스템에서 색 분산과 자기 위상 변조에 의해 왜곡된 광 펄스를 최상으로 보상할 수 있는 광 위상 공액기 (OPC : Optical Phase Conjugator)의 최적 펌프 광 전력을 채널 입력 전력 변화에 따라 수치 해석적으로 살펴보았다. 또한 OPC의 펌프 전력 변화에 따른 수신단에서 허용 가능한 채널의 최대 입력 전력 크기를 변조 파형 형식, 광섬유 분산 계수에 따라 살펴보았다. 본 논문에서 고찰한 WDM 시스템은 전체 전송 링크 중간에 HNL-DSF (Highly- Nonlinear Dispersion Shifted fiber)를 비선형 매질로 이용한 OPC를 두어 보상하는 경로 평균 강도 근사 (PAIA ： Path-Averaged Intensity Approximation) MSSI (Mid-Span Spectral Inversion) 기법에 기초를 두고 있다. 우선 최소의 눈 열림 패널티를 만드는 HNL-DSF On의 특정 펌프 광 전력의 크기는 변조 파형 형식, 초기 채널 입력 전력, 총 전송 거리, 광섬유분산 등의 복합적인 영향에 따라 다소 변화될 수는 있지만 전력 변환비를 1 근처로 만드는 값에서 결정되어야 한다는 것을 알 수 있었다. 또한 HNL-DSP OPC의 펌프 광 전력이 최소의 EOP를 결과하는 최적의 값이 아닌 다른 값으로 설정되어 있는 경우 양호한 수신을 가능하게 하는 채널의 최대 입력 전력 크기는 광섬유의 분산 계수가 비교적 적은 WDM 시스템에서 변조 파형 형식으로 NRZ보다 RZ를 사통하면 더욱 증가되는 것을 확인할 수 있었다.

• 생명과학회지
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• 제23권4호
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• pp.479-486
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• 2013

대장균에서 DNA 결합 단백질로 확인된 DNA-binding Protein from Staved cells (DSP)는 DNA를 보호하는 중요한 기능을 한다는 것을 보여주었다. 이 연구의 목표는 야생형 대장균과 dps 유전자 결손 대장균(${\Delta}dps$ E.coli)의 특성 비교를 통해 여러 종류의 스트레스에 대해 대장균에서 DPS의 기능적 역할을 설명하는 것이다. 다양한 스트레스 상태에서 자외선 흡광도계(UV-spectrophotometer)를 이용하여 야생형 대장균과 dps 유전자 결손 대장균의 세포성장을 측정하였으며, 각각의 대장균 세포 성장 속도를 비교함으로써 우리는 대장균에 존재하는 DPS 단백질의 기능적 역할을 확인하였다. 야생형 대장균에 비해 dps 유전자 결손 대장균은 영양분 결핍, 산성화, 열충격, 다양한 활성산소종 스트레스들에 민감한 현상을 나타내었으며, 이것은 DPS가 다양한 극단적인 스트레스에 중요한 기능을 한다는 것을 제안하였다. 결론적으로 대장균의 DPS는 다양한 환경적인 스트레스로부터 DNA와 강하게 결합하여 유지함으로써 세포를 보호하고 세포성장에 결정적인 기능을 한다는 것을 증명하였다.

• 한국인터넷방송통신학회논문지
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• 제15권6호
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• pp.115-121
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• 2015

본 논문에서는 멀티프로세서 아키텍처 상에 반복적인 데이터흐름 알고리즘을 스케줄링하는 방법을 제안한다. 기본적인 하드웨어 모델을 기반으로 멀티프로세서 아키텍처라는 세부적인 특성을 가지도록 확장하여 용량이 제한된 통신 네트워크상에 전송할 데이터를 라우팅 하는데 필요한 하드웨어 모델을 구현하고, 스케줄링 방법을 적용한다. 제안한 스케줄링 방법은 세 가지 계층으로 구성된다. 가장 상위 계층에 구현된 유전 알고리즘은 반복 데이터흐름 그래프의 최적화를 담당한다. 유전 알고리즘은 대상이 되는 연산들에 대해 서로 다른 조합을 생성한다. 그리고서 이 조합들은 중간계층으로 전달된다. 이 중간 계층에는 전역 스케줄링이 위치하며, 연산들의 조합을 바탕으로 스케줄링에 관한 주요 결정을 이 스케줄이 내리게 된다. 마지막으로, 하부 계층에서는 하드웨어 세부사항을 고려하며 블랙-박스 스케줄링을 이용한다. 연산에 대한 스케줄링을 완료하고, 세부적인 하드웨어 모델이 이 결정을 준수하는지 확인한다. 스케줄 사이에 사이클을 삽입할 수 있는 두 가지 스케줄링을 통해 유효한 스케줄을 항상 빨리 찾아낼 수 있다. 본 논문에서 제안한 스케줄링 방법의 성능을 테스트하기 위하여 다섯 가지 필터들에 대한 벤치마크를 수행하여 합당한 시간 안에 양질의 스케줄을 찾아낼 수 있음을 입증한다.

• 조명전기설비학회논문지
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• 제23권2호
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• pp.138-147
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• 2009

본 논문에서는 5상 농형유도전동기(Five-phase squirrel-cage induction motor)의 수정된 직접 토크제어(Direct torque control, DTC) 시스템을 제안한다. 5상 유도전동기 구동은 추가적인 자유도로 인하여 개선된 특성이 얻어짐과 동시에 일반적인 3상 유도전동기에 비해 토크의 맥동이 감소하며, 신뢰성 증가와 같은 장점을 가진다. 5상 유도전동기의 직접 토크제어는 인버터 구동시스템이 기존의 3상 인버터가 8개의 공간전압 벡터를 가지고 있는 것에 비해서 32개의 공간전압 벡터를 제공하기 때문에 여러 가지 장점이 있다. 그러나 5상 전동기의 경우는 제3공간 고조파 성분으로 인하여 구조적인 단점을 가지고 있어 고조파 성분의 전류제어가 요구된다. 따라서 이 논문에서는 5상 유도전동기의 특성을 개선하기 위하여 제3고조파 전류성분을 제어할 수 있는 수정된 직접 토크제어 시스템을 제시한다. 전통적인 5상 유도전동기의 직접 토크제어와 제안된 직접 토크제어 시스템의 운전특성을 검증하기 위하여, 디지털 제어기로 32[bit] 고정소수점 DSP인 TMS320F2812를 사용하여 2.2[kW] 5상 유도전동기의 속도제어 시스템을 구성하여 동특성을 관찰한 결과 우수한 특성이 얻어짐을 확인하였다.

• 전력전자학회논문지
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• 제6권1호
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• pp.98-106
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• 2001

본 논문에서는 영구자석 동기 전동기의 정밀 속도 제어의 방법으로 외란 관측기를 이용한 외란 보상방법과 파라미터 추정에 의해 보상기의 이득을 조절하도록 함으로서, 외란이 없는 등가 지표시스템의 응답 특성을 추정하도록 제안하였다. 외란 관측기에 의한 보상방법은 잘 알려진 데드비트 외란 관측기를 이용하였으며 잡음에 약한 데드비트 관측기의 단점을 보완하기 위하여 후단필터로서 MA처리를 통하여 잡음에 대한 영향을 줄이도록 하였다. 또한 관측기의 단점을 보완하기 위하여 후단필터로서 MA처리를 통하여 잡음에 대한 영향을 줄이도록 하였다. 또한 관측기의 파라미터와 실제 시스템의 파라미터의 차이로 발생하는 외란 추정 오차를 줄이고자 실제 시스템과 파라미터 보상기로 구성된 등가 시스템이 지표 시스템이 되도록 구성하였다. 시스템에 사용된 RLS파라미터 추정기는 외란에 의하여 편향된 추정 특성을 가진다. 이러한 파라미터 추정문제에 대하여 파라미터 추정기가 높은 성능을 갖는 데드비트 외란 관측기를 포함하도록 함으로서 외란에 의한 문제를 해결하였다. 이와 같이 제안된 제어기는 외란 및 파라미터 변화를 갖는 시스템에서 강인한 고정밀 제어를 할 수 있으며, 이의 안정성과 효용성을 컴퓨터를 이용한 모의 실험과 TMS320C31이 내장된 DS1102 DSP 보드를 이용하여 실험으로써 보였다.