• 한국마린엔지니어링학회:학술대회논문집
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• 한국마린엔지니어링학회 2006년도 전기학술대회논문집
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• pp.109-110
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• 2006

The performance of a digital baseband signal processing and data transmission rate depends on the modulation technique. In this paper, We implemented DSP communication system for Underwater acoustic communication using by adaptive BPSK modem technique. In order to implement adaptive modem, we suggested SNR detection block. SNR detection block has the reference SNR value that selects between window filter path and matched filter path. In this paper, suggested system is based on software interface and all Hardware(PLL, modem filter, equalizer etc) is implemented by software, exclusive of DSP, A/D, D/A converter, SDRAM and Flash memory.

• ETRI Journal
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• 제19권3호
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• pp.228-241
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• 1997

In this paper, we present a design of modem and vocoder digital signal processor (DSP) chips for CDMA mobile station. The modem chip integrates CDMA reverse link modulator, CDMA forward link demodulator and Viterbi decoder. This chip contains 89,000 gates and 29 kbit RAMs, and the chip size is $10 mm{\times}10.1 mm$ which is fabricated using a $0.8{\mu}m$ 2 metal CMOs technology. To carry out the system-level simulation, models of the base station modulator, the fading channel, the automatic gain control loop, and the microcontroller were developed and interfaced with a gate-level description of the modem application specific integrated circuit (ASIC). The Modem chip is now successfully working in the real CDMA mobile station on its first fab-out. A new DSP architecture was designed to implement the Qualcomm code exited linear prediction (QCELP) vocoder algorithm in an efficient way. The 16 bit vocoder DSP chip has an architecture which supports direct and immediate addressing modes in one instruction cycle, combined with a RISC-type instruction set. This turns out to be effective for the implementation of vocoder algorithm in terms of performance and power consumption. The implementation of QCELP algorithm in our DSP requires only 28 million instruction per second (MIPS) of computation and 290 mW of power consumption. The DSP chip contains 32,000 gates, 32K ($2k{\times}16\;bit$) RAM, and 240k ($10k{\times}24\;bit$) ROM. The die size is $8.7\;mm{\times}8.3\;mm$ and chip is fabricated using $0.8\;{\mu}m$ CMOS technology.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.810-816
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• 2011

기존의 수중음향통신모뎀은 상용 제품들을 기반으로 개발되어 수중음향통신모뎀의 기능 및 성능 구현은 가능하지만 개발 시스템을 제품화하기에는 시스템의 크기나 개발 비용 등에서 단일 플랫폼으로의 시스템 구현이 필수적으로 요구되었다. 따라서 본 논문에서는 수중음향통신모뎀의 단일 하드웨어 플랫폼을 구현함에 있어 중요한 역할을 하는 신호처리 모듈을 TigerSHARC DSP 프로세서를 이용하여 설계 및 구현하고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.258-261
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• 2010

기존의 수중음향통신모뎀은 상용 제품들을 기반으로 개발되어 수중음향통신모뎀의 기능 및 성능 구현은 가능하지만 개발 시스템을 제품화하기에는 시스템의 크기나 개발 비용 등에서 단일 플랫폼으로의 시스템 구현이 필수적으로 요구되었다. 따라서 본 논문에서는 수중음향통신모뎀의 단일 하드웨어 플랫폼을 구현함에 있어 중요한 역할을 하는 신호처리 모듈을 TigherSHARC DSP 칩을 이용하여 설계 및 구현하고자 한다.

• 한국통신학회논문지
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• 제39C권3호
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• pp.275-281
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• 2014

최근 들어 연근해와 내수면에서 수중 자원의 효과적 개발과 보존을 위해 다양한 수중 응용 시스템 발굴 및 활용의 필요성이 증대되고 있다. 이에 본 논문에서는 근거리 수중 이동통신 시스템, 수중 센서네트워크 시스템 등의 핵심 기술 중의 하나인 초소형 수중 음향통신 모뎀의 디지털 모듈을 연구한다. 고속 연산처리가 가능한 디지털 신호처리 프로세서를 탑재한 수중 모뎀의 디지털 모듈을 설계하고 제작하며, 개발된 하드웨어에 프레임 형성 기능과 채널부호 알고리듬들을 구현하고 실험함으로써 회로의 기능과 성능을 검증한다. 실험 결과에 따르면, 개발된 DSP 기반 디지털 모듈에서 전송속도 1 kbps의 길쌈부호 처리를 위해 필요로 하는 연산량이 DSP의 가용 연산 능력의 1% 이내에 불과하므로 개발된 하드웨어 플랫폼에 다양한 고효율 기저대역 알고리듬을 탑재함으로써 수중 모뎀의 성능 개선을 모색할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 D
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• pp.2637-2639
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• 2002

This paper presents the design and implementation of a baseband Modem using DSP that supports a wireless LAN. It is implemented with DSP and D/A and A/D Converters in baseband and tested without using IF and RF modules. In this paper, we have used the matched filler and DLL(delay lock loop) for synchronization. And the matched filter and the carrier recovery are directly connected. Therefore, the proposed architecture is very simple and the operation of DSP becomes fast.

• 한국통신학회논문지
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• 제29권10C호
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• pp.1433-1443
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• 2004

본 논문에서 제안한 전력선 모뎀에는 CSK(Code Shift Keying)와 대역화(DS/SS) 방식을 사용해 원격 제어신호를 전송할 수 있도록 하였다. CSK 방식은 전송 용량을 높이고, 잡음에 더욱 강건함을 제공한다. 또한 대역확산방식은 협대역 가우시안 간섭이나 다중 경로 간섭에 대하여 우수한 성능을 가진다. 본 논문에서 구현한 모뎀은 FDD(Frequency Division Duplex) 방식을 이용하여 양방향 통신을 하며, 순방향과 역방향 링크에 대한 모템 구조는 동일하다. 순간적으로 전환되는 피 제어 유딘과의 원활한 통신을 위하여 복조 방법으로 논코히어런트(noncoherent) 방석의 $\pi$/4 DQPSK를 사용한다. 대역확산을 위한 코드로 사용된 PN 코드로써 피 제어 유및의 그룹을 구분하며 M-ary CSK 방식을 위하여 왈쉬 코드를 사용한다. 각 부분은 1%S320c5402 DSP를 이용하여 설계 및 컴증한다. 구현된 모뎀에 대해서는 백색 가우시안 잡음(AWGN) 및 PBIartial Band Interference)가 가해진 상태에서 대역확산 방식과 CSK 방식의 각 인자들에 대한 수치적 성능 분석을 통하여 제안한 시스템의 우수성을 입증한다.

• 한국전자파학회논문지
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• 제12권5호
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• pp.817-826
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• 2001

본 논문에서는 TI(Texas instrument)사의 범용 DSP 프로세서인 TMS320C31을 이용하여 통신 시스템에서 많이 사용되는 QPSK 방식의 모뎀을 구현하였다. 지금까지 거의 모든 시스템의 신호 변환 과정은 하드웨어로 구성되어 있지만, 본 논문에서 구현된 시스템은 QPSK 신호의 변조과정에서 IF단의 DAC를 통과하기 이전까지의 과정과 복조과정에서 IF단의 ADC를 통과한 이후의 과정을 프로그램으로 구성하고, 신호의 입.출력부와 처리부분을 하드웨어로 구성하였다. DSP 프로세서를 이용한 모뎀 출력 결과를 PC 상에서 시뮬레이션 결과와 비교하여 제작한 모뎀이 정상적으로 동작됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제39권6호
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• pp.69-77
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• 2002

본 논문에서는 캐쉬를 지원하는 ARM940T, TeakLite DSP 코어 그리고 다른 주변 블록이 내장된 0.18㎛ CMOS 공정기술을 적용한 CDMA2000 lx를 지원하는 이동국 모뎀 칩 구현에 대하여 기술한다. 또한 구현 칩을 효율적으로 검증할 수 있는 고유한 검증 방법론과 구현된 칩이 에뮬레이션용 프로세서로 활용될 수 있는 방법을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1428-1431
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• 2002

It is general opinion that the future mobile multimedia networks will use different standards and a prospective solution to this problem will be software defined radio (SDR) techniques. SDR provides the flexibility to support multiple air interfaces and signal processing functions at the same time. Especially, digital signal processors and FPGAs are widely used for implementation of these adaptive and flexible functions of a baseband modem for SDR applications. Also, it is known that the modulation schemes of OCQPSK (Orthogonal Complex QPSK) and HPSK (Hybrid PSK) are used for IMT-2000 services of cdma2000 and WCDMA, respectively. Thus, in this paper, we design and implement an OCQPSK / HPSK modem using a DSP chip of Texas Instrument's TMS320C6701. One modulation scheme is operated by adaptive selection between the two schemes and 5 physical traffic channels differentiated by orthogonal codes are implemented in one DSP chip and each channel has 1Mbps data rates and 8Mcps chip rates.