• 대한전자공학회논문지SP
• /
• 제43권3호
• /
• pp.92-99
• /
• 2006

이 논문에서는 H.264 비디오 코딩에 사용되는 디블로킹 필터의 저전력 구조를 제안하였다. 즉, 8 픽셀의 입력에 대한 공통의 필터계수를 공유함으로써 구현 하드웨어를 줄일 수 있는 효율적인 구조를 제안하였다. 제안된 디블로킹 필터 구조는 MUX와 DEMUX 회로를 추가하여 설계하였으며, 기존 구조와 비교하여 44.2%의 덧셈연산 감소효과를 나타내었다. 또한 제안된 구조를 Verilog HDL 코딩과 FPGA로 구현한 결과, 기존의 디블로킹 필터 구조와 비교하여 각각 19.5%와 19.4%의 게이트 카운트 감소 효과를 보였다. 따라서 제안된 디블로킹 필터 구조는 H.264용 encoder와 decoder SoC에 널리 사용될 수 있는 저전력 구조이다.

• 한국통신학회논문지
• /
• 제30권7A호
• /
• pp.535-541
• /
• 2005

본 논문은 채널을 파장별로 할당하는 방식인 WDM-PON을 각각의 채널당 단일광원을 사용하는 방식을 이용하여 기가비트 전송이 가능한 GPON 표준에 맞춰 단일 모드 광섬유와 다중 모드 광섬유로 혼합 구성된 망을 제안하고, 제안된 시스템의 전송 특성을 실험을 통해 고찰하였다. 본 시스템은 고속의 하향전송을 위해 직접변조가 가능한 DFB-LD를 사용하였고, 상향전송을 위해서는 저가의 ONU구성을 위해 SFP 타입의 Transceiver모듈을 사용하였다. 광 선로구간에서의 파장다중화를 위해서 채널 결합 및 분기기능을 갖는 MUX/DEMUX를 이용하였으며, SMF로 이루어진 WDM-PON망의 ONU단에 추가로 1km이내의 MMF를 연결시켜 두 라인을 혼합시킨 시스템을 구성하였다. 시스템의 타당성을 입증하기 위해 ITU-T G.984.2에서 권고하는 하향 2.5 Gbit/s, 1.25 Gbit/s, 상향 1.25 Gbit/s, 622 Mbit/s 속도의 전송실험을 하였으며, 표준안을 근거로 비교분석하여 상$\cdot$하향 전송에서 적합성과 여유도를 확인하였다.

• 전기전자학회논문지
• /
• 제10권2호통권19호
• /
• pp.128-133
• /
• 2006

본 논문에서는 고속 통신용 인터페이스 회로를 RMVL(redundant multi-valued logic)을 이용하여 CMOS 회로로 설계하였다 설계한 1:4 디멀티플렉서 (demuitiplexer, serial-parallel convertor)는 직렬 데이터를 병렬 redundant 다치 데이터로 변환하는 부호화 회로와 redundant 다치 데이터를 병렬 이진 데이터로 변환하는 복호화 회로로 구성된다. 이 회로는 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, 기존의 이진 논리회로보다 고속 동작을 한다. 이 회로는 3.3V의 공급전원에서 4.5Gb/s 이상의 동작속도와 53mW의 전력소모를 가지며, 동작속도는 0.35um 공정이 가지는 최대 주파수에 의해 제한된다. 설계한 회로가 높은 동작 주파수를 가지는 미세공정상에서 사용될 경우 100b/s 이상의 고속 통신용 인터페이스 구현이 가능하다.

• 대한전자공학회논문지SD
• /
• 제45권5호
• /
• pp.58-64
• /
• 2008

CMOS $0.18{\mu}m$ 공정을 이용하여 1.8V supply voltage에서 6Gbps 이상의 처리속도를 가지는 1:2 demultiplexer(DEMUX)를 구현하였다. 높은 동작속도를 위하여 Current mode logic(CML)의 Flipflop을 사용하였으며 추가적인 동작속도 향상을 위하여 On-chip micro stacked spiral inductor($10{\times}10{\mu}m^2$)를 사용하였다. 총 12개의 인덕터를 사용하여 $1200{\mu}m^2$의 면적증가만으로 Inductive peaking의 효과를 나타낼 수 있었다. Chip의 측정은 wafer상태로 진행하였고 Micro stacked spiral inductor가 있는 1:2 demultiplexer와 그것이 없는 1:2 demultiplexer를 비교하여 측정하였다. 6Gbps에서 측정결과 Micro stacked spiral inductor를 1:2 demultiplexer가 inductor를 사용하지 않은 구조보다 Eye width가 약3%정도 증가하였고 또한 Jitter가 43%정도 감소하여 개선효과가 있음을 확인하였다. 소비전력은 76.8mW, 6Gbps에서의 Eye height는 180mV로 측정되었다.

• 전자공학회논문지
• /
• 제53권5호
• /
• pp.87-97
• /
• 2016

본 논문에서는 시분할 기법을 적용하여 AMOLED 컬럼 구동회로용 DAC의 유효 채널 면적을 최소화한 2단 저항 열 기반의 10비트 DAC를 제안한다. 제안하는 DAC는 시분할 기법 기반의 DEMUX, 6비트 및 4비트의 2단 저항 열 구조를 기반으로 하는 롬 구조의 디코더를 2단계로 사용하여 기존의 디스플레이용 DAC보다 빠른 변환속도를 가지는 동시에 하나의 패널 컬럼 구동을 위한 DAC의 유효 면적을 최소화하였다. 두 번째 단 4비트 저항 열에서는 DAC 채널의 면적과 부하 영향을 줄이는 동시에 버퍼 증폭기로 인한 채널 간 오프셋 부정합을 제거하기 위해 기존의 단위-이득 버퍼 대신 간단한 구조의 전류원으로 대체하였다. 제안하는 1:24 DEMUX는 하나의 클록과 5비트 2진 카운터만을 사용하여, 하나의 DAC 채널이 24개의 컬럼을 순차적으로 구동할 수 있도록 하였다. 각 디스플레이 컬럼을 구동하는 출력 버퍼 입력 단에는 0.9pF의 샘플링 커패시터와 작은 크기의 source follower를 추가하여 top-plate 샘플링 구조를 사용하면서 채널 전하 주입에 의한 영향을 최소화하는 동시에 출력 버퍼의 신호정착 정확도를 향상시켰다. 제안하는 DAC는 $0.18{\mu}m$ CMOS 공정으로 제작하였으며, DAC 출력의 정착 시간은 입력을 '$000_{16}$'에서 '$3FF_{16}$'으로 인가했을 때 62.5ns의 수준을 보인다. 제안하는 DAC 단위 채널의 면적 및 유효 채널 면적은 각각 $0.058mm^2$ 및 $0.002mm^2$이며, 3.3V의 아날로그 및 1.8V의 디지털 전원 전압에서 6.08mW의 전력을 소모한다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2005년도 추계종합학술대회
• /
• pp.699-702
• /
• 2005

This paper describes a high speed interface using redundant multi-valued logic for high speed communication ICs. This circuit is composed of encoding circuit and decoding circuit. Because of the multi-valued data conversion, this circuit makes it possible to achieve higher operating speeds than that of a conventional binary logic. Using this logic, a 1:4 DEMUX (demultiplexer) was designed using a 0.35um standard CMOS technology. Proposed circuit is achieved an operating speed of 4.5Gb/s with a supply voltage of 3.3V and with power consumption of 53mW.

• 한국정보통신설비학회:학술대회논문집
• /
• 한국정보통신설비학회 2007년도 학술대회
• /
• pp.386-389
• /
• 2007

TV technology started from black and white TV. Color TV invented and users request more realistic TV technology. The next technology is 3DTV. For 3DTV, 3D display technology, 3D coding technology, digital mux/demux technology in broadcast and 3D video acquisition are needed. Moreover, Almost every contents now exist are 2D contents. It causes necessity to convert from 2D to 3D. This article describes 2D/3D conversion algorithm and H/W platform on FPGA board. Time difference makes 3D effect and convolution filter increased the effect. Distorted image and original image give 3D effect. The algorithm is shown on 3D display. The display device shows 3D effect by parallax barrier method and has FPGA board.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
• /
• pp.148-151
• /
• 2005

This paper proposes a high speed interface using redundant multi-valued logic for high speed communication ICs. This circuit is composed of encoding circuit that serial binary data are received and converted into parallel redundant multi-valued data, and decoding circuit that convert redundant multi-valued data to parallel binary data. Because of the multi-valued data conversion, this circuit makes it possible to achieve higher operating speeds than that of a conventional binary logic. Using this logic, a 1:4 demultiplexer (DEMUX, serial-parallel converter) IC was designed using a 0.35${\mu}m$ standard CMOS Process. Proposed demultiplexer is achieved an operating speed of 3Gb/s with a supply voltage of 3.3V and with power consumption of 48mW. Designed circuit is limited by maximum operating frequency of process. Therefore, this circuit is to achieve CMOS communication ICs with an operating speed greater than 3Gb/s in submicron process of high of operating frequency.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2005년도 학술대회 논문집 정보 및 제어부문
• /
• pp.409-411
• /
• 2005

본 논문에서는 HD급 멀티미디어 streaming을 처리할 수 있는 DSP 플랫폼을 개발하였다. DSP 플랫폼은 Tl사의 C6400계열 DSP를 사용하였고 다채널의 오디오와 HD급 화질의 비디오_ 데이터를 처리할 수 있다. DSP가 decoder의 기능을 부담함으로써 하드웨어의 재구성이 용이하며 코덱을 다운로드하기 때문에 유연한 멀티미디어 컨텐츠의 재생이 가능하다. 개발한 DSP 플랫폼을 호스트 PC에 설치하여 PC로부터 DSP Configuration 파일과 멀티미디어 스트리밍 데이터를 전송받는 구조를 가진다. 소프트웨어는 실시간으로 demux를 실행하여 오디와 비디오_ 데이터를 분리하석 DSP 플랫폼의 외부메모리에 저장하고 동시에 비디오와 오디오의 디코딩을 실행한다. 오디오와 비디오 데이터의 버퍼 언더런/오버런을 극할 수 있는 buffer control 기법을 적용하였다. 호스트 PC에서 DSP 플랫폼으로의 스트리밍을 하기 위하여 Open Architecture 기반의 Windows OS에서 스트리밍 서비스 프로그램을 구현 하였다. 마지막으로 MPEG-2 video MP@ML인 비디오 코덱과 5.1ch 48kHz AC3인 오디오 코덱으 구성된 streaming 데이터를 사용하여 DSP 플랫폼을 검증하였다.

• 한국광학회:학술대회논문집
• /
• 한국광학회 2000년도 제11회 정기총회 및 00년 동계학술발표회 논문집
• /
• pp.78-79
• /
• 2000

재구성이 가능한 광 크로스-커넥트(optical cross connect)는 전광 네트워크를 구성하기 위한 핵심소자 중의 하나이다. 일반적인 구조의 파장분배기는 공간분할 스위치(space division switch)를 두 쌍의 파장 다중화기(multiplexer)와 역다중화기(demultiplexer)의 가운데에 삽입하여 구현된다$^{(1)}$ . 최근에, 광섬유 브래그 격자와 광스위치 쌍을 직렬 연결하여 재구성이 가능한 광 크로스-커넥트가 제안되었다$^{(2)}$ . 그러나, 이 구조는 광신호에 따라 광섬유 브래그 격자에 반사되면서 겪는 광스위치에 의한 삽입손실이 다르다는 문제점이 있다. 이러한 문제를 해결하기 위하여 본 논문에서는 한 쌍의 파장 다중화기/역다중화기와 파장가변 광섬유 브래그 격자를 이용한 새로운 구조의 광 크로스-커넥트를 제안하고자 한다. 또한, 제안된 구조는 일반적인 구조의 파장분배기에 비해 파장 다중화기/역다중화기의 개수를 반으로 줄일 수 있는 장점이 있다. (중략)