• 전자공학회논문지A
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• 제32A권5호
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• pp.737-748
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• 1995

In this paper, we studyed the variables in the design of multichip memory modules with 4M$\times$1bit DRAM chips to construct high capacity and high speed memory modules. The configuration of the module was 8 bit, 16 bit, and 32 bit DRAM modules with employing 0.6 W, 70 nsec 4M$\times$1 bit DRAM chips. We optimized routing area and wiring density by performing the routing experiment with the variables of the chip allocation, module I/O terminal, the number of wiring, and the number of mounting side of the chips. The multichip module was designed to be able to accept MCM-L techiques and low cost PCB materials. The module routing experiment showed that it was an efficient way to align chip I/O terminals and module I/O terminals in parallel when mounting bare chips, and in perpendicular when mounting packaged chips, to set module I/O terminals in two sides, to use double sided substrates, and to allocate chips in a row. The efficient number of wiring layer was 4 layers when designing single sided bare chip mounting modules and 6 layers when constructing double sided bare chip mounting modules whereas the number of wiring layer was 3 layers when using single sided packaged chip mounting substrates and 5 layers when constructing double sided packaged chip mounting substrates. The most efficient configuration was to mount bare chips on doubled substrates and also to increase the number of mounting chips. The fabrication of memory multichip module showed that the modules with bare chips can be reduced to a half in volume and one third in weight comparing to the module with packaged chips. The signal propagation delay time on module substrate was reduced to 0.5-1 nsec.

• 한국정보처리학회논문지
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• 제6권7호
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• pp.1929-1940
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• 1999

본 논문은 TV 브라운관과 컴퓨터 모니터에 사용되는 마그네트(Magnet)에 일정한 자력을 갖도록 자화 시키는 착자기를 제어하며, 검사공정을 자동화하는 제어 시스템용의 집적회로를 설계하여 개발한 것에 관한 것으로써, 착자기의 콘트롤 모듈과 프로토콜 모듈의 주변기기 제어회로 부분을 0.8um CMOS SOG 기술로 설계하여 ETRI에서 공정하여 칩(Chip)을 완성시켜 동작을 확인하였다. 본 논문에서는 개별 셀(Single cell)의 지연 예측에 사용되었던 기존의 프로파게이션/램프 지연 모델(Propagation/ramp delay model)을 분석, 문제점을 보완 수정한 LODECAP(LOgic DEsign CAPture)의 인버터 선형 지연 모델을 응용하여 타이밍 콘트롤 블록 내의 지연 체인(Delay chain)을 설계 할 수 있는 새로운 "지연 예측 수식"을 제안하였다. 본 논문은 추출된 수식에 의거하여 타이밍 콘트롤 블록의 설계, 시스템에 적용하였으며, 나머지 블록들을 설계한 기법에 대하여도 상술하였다.여도 상술하였다.

• 한국산학기술학회논문지
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• 제15권7호
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• pp.4198-4211
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• 2014

연구의 목적은 일반 유치원에서 통합교육활동이 발달지체 아동의 사회적 기술 향상에 미치는 효과를 알아보는 것이다. 연구대상자는 경상남도 김해시에 소재하고 있는 특수학교 유치부에 재학 중이며, 모든 영역에서 발달이 지체되어 있는 아동 3명이다. 실험 방법은 발달지체 아동과 비장애 아동의 다양한 교육활동을 촬영한 후 그 결과를 분석하였다. 연구결과, 세 아동들이 언어적, 인지적, 정서적 특성의 차이에 의한 사회적 기술을 학습으로 변화했고, 광범위한 교육 활동은 협력기술, 의사소통기술, 자기통제 기술 향상에 효과가 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.2
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• pp.760-763
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• 2003

Low Temperature Cofired Ceramics (LTCC) technology is a promising technology to integrate many devices in a module by embedding passive components. For the module substrate, most LTCC structures have dielectric constants below 10 to reduce signal delay time. Some components, which need high dielectric constants, have not been yet embedded in LTCC module. So, embedding capacitor with high capacitance by applying another dielectrics with high dielectric constants in LTCC is an important issue to maximize circuit density in LTCC module. In this study, electrical properties of embedded capacitor fabricated by dielectric paste of high dielectric constants (K-100) and co-firing behavior with LTCC were investigated. To prevent camber development of co-fired structure, constrained sintering process was tested. Dielectric properties of embedded capacitors were calculated from their capacitance and impedance value. Temperature coefficient of capacitance were also measured.

• 한국통신학회논문지
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• 제23권7호
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• pp.1744-1754
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• 1998

본 논문에서는 무선 네트워크의 이동단말과 유선망의 고정호스트 사이에 효율적인 데이타 서비스를 제공하는 데이타 서비스 프로토콜에 대해 연구하였다 무선 링크는 유선 링크에 비해 높은 비트 에러율을 가지며, 이로 인해 유무선 연동환경에서는 데이타 서비스를 제공하는 TCP의 성능이 감소된다. 따라서 이러한 성능감소를 중이기 위해 유선과 무선이 연결되는 부분에 간단한 프로토콜 처리기를 가지는 연동모듈을 제안하였다. 제안된 연동모듈은 TCP 프레임의 헤더정보를 분석하고, 수신된 TCP 프레임이 중복된 프레임일 경우, 이를 폐기하며, 재전송 요구를 받을 경우 재전송 절차를 수행하게 된다. 시뮬레이션을 통해 그 성능을 분석한 결과 유무선 연동환경에서 기존의 IWF를 사용하였을 때 보다 제안된 IWF를 사용하는 것이 지연과 처리율 측면에서 우수한 성능을 보였다.

• 전자공학회논문지SC
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• 제47권3호
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• pp.40-47
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• 2010

본 연구는 심초음파에서 사용되는 실시간 심전도 QRS 검출성능 및 심전도 trigger 시간 지연 등의 생체신호측정모듈의 성능 개선을 확인하고자 하였다. 심초음파에서 사용되는 생체신호측정모듈의 심전도 QRS 검출에 대한 성능 평가 중에서 심전도 QRS 크기와 폭에 따른 검출성능, Tall T-wave 제거성능, 부정맥이 있는 심전도의 QRS 검출성능 및 Pacer pulse 검출성능은 심전도 국제 규격인 EC-13을 기준으로 성능을 비교 평가하였으며, QRS의 trigger 신호 지연 시간 및 기저선 복귀시간은 기존에 상용화되어 심초음파에 사용되고 있는 생체신호측정모듈의 성능과 비교 평가하였다. 본 연구에서는 위 4가지 항목은 국제규격인 EC-13 기준을 크게 만족하였으며, QRS의 trigger 신호 지연 시간은 심박수에 따라 17m~21ms 빠른 검출 결과를 보였으며 심전도 기저선 복귀시간도 1 beat 이상 빠른 결과를 보였다.

• 전자공학회논문지SC
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• 제48권2호
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• pp.1-8
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• 2011

수중로봇 S/W 프레임웍은 센서 데이터 처리, 추진기 제어, 인지 및 행위 제어 등의 다양한 하위모듈로 구성된다. 로봇의 성능은 알고리즘 자체의 우수성 뿐 아니라 그 구현에도 큰 영향을 받는데, 효과적인 구현에 가장 큰 영향을 미치는 부분 중의 하나는 모듈간의 신호 및 데이터 전달을 담당하여 센싱 및 제어 주기에 영향을 주는 데이터 공유 모듈의 효율성이다. 이상적인 데이터 공유 모듈은 시스템의 H/W 및 S/W 구성에 상관없이 데이터 싱크로부터 데이터 소스에 지연 없이 접근할 수 있게 해야 한다. 그러나 실제에 있어서는 시스템 구성 특성에 의한 데이터 소스 모듈의 접근 처리 용량 한계, 네트워크 지연 및 운영체제의 스케쥴링 등으로 인하여 다양한 접근 지연이 요인이 존재한다. 본 논문은 수중로봇과 같이 소수의 컴퓨터로 이뤄진 소규모 분산시스템에서 이러한 접근 지연을 효과적으로 처리하기 위한 데이터 공유 모듈 구조 및 프로그래밍 모델을 제안하고 있다.

• 융합신호처리학회논문지
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• 제2권1호
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• pp.1-11
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• 2001

자동차 번호판은 조명과 카메라에 따라 영상에서 다양한 형태로 나타나고 영상내의 잡음으로 인해 알고리즘 방식으로 자동차 번호판을 인식하기가 쉽지 않다. 이러한 문제에 적합한 해결 방법으로 본 논문에서는 학습 기반의 자동차 번호판 인식 시스템을 제안한다. 제안한 시스템은 자동차 검출 모듈, 번호판 추출 모듈, 번호판 문자 인식 모듈로 구성된다 본 논문에서는 자동차 번호판 추출을 위해서 입력 영상의 잡음에 상대적인 영향이 적은 시간-지연 신경망(Time-Delay Neural Networks : TDNN)과 번호판 인식을 위해서 일반적인 신경망보다 일반화 성능이 뛰어난 서포트 벡터 머신(Support Vector Machines : SVMs)을 시스템에 적용한다. 주차장과 톨게이트에서 여러 시간대의 움직이는 자동차 영상들을 실험한 결과, 번호판 추출율은 97.5%, 번호판 문자 인식률은 97.2%의 성능을 내었고, 전체 시스템 성능은 947%이며 처리 시간은 약 1조 미만이다. 따라서 본 논문에서 제안한 시스템은 실세계에서 유용하게 적용될 수 있다.

• Journal of Positioning, Navigation, and Timing
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• 제10권1호
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• pp.1-12
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• 2021

Due to the Global Navigation Satellite System (GNSS) modernization, the recently launched GNSS satellites transmit signals at various frequency bands of L1, L2 and L5. Considering the Korea Positioning System (KPS) signal and other GNSS augmentation signals in the future, there is a high probability of applying more complex communication techniques to the new GNSS signals. For the reason, GNSS receivers based on flexible Software Defined Radio (SDR) concept needs to be developed to evaluate various experimental communication techniques by accessing each signal processing module in detail. In this paper, we introduce a multi-constellation (GPS/Galileo/BeiDou) multi-band (L1/L2/L5) SDR by utilizing Ettus USRP N210. The signal reception module of the developed SDR includes down-conversion, analog-to-digital conversion, signal acquisition, and tracking. The down-conversion module is designed based on the super-heterodyne method fitted for MHz sampling. The signal acquisition module performs PRN code generation and FFT operation and the signal tracking module implements delay/phase/frequency locked loops only by software. In general, it is difficult to sample entire main lobe components of L5 band signals due to their higher chipping rate compared with L1 and L2 band signals. Experiment result shows that it is possible to acquire and track the under-sampled signals by the developed SDR.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.1-9
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• 2009

가산기는 기본적인 산술 연간 장치로써, 산술 연산 시스템 전체의 속도 및 전력소모에 결정적인 역할을 한다. 단일 비트 전가산기의 성능을 향상시키는 문제는 시스템 성능 향상의 기본적인 요소이다. 주 논문에서는 기존의 모듈 I과 모듈III를 거쳐 출력 Cout을 갖는 XOR-XNOR 구조와는 달리 모듈 I을 거치지 않고 입력 A, B, Cin에 의해 모듈III를 거쳐 출력 Cout을 갖는 새로운 구조를 이용한다. 최대 5단계의 지연단계를 2단계로 줄인 전가산기를 제안한다. 따라서 Cout 출력속도가 향상되어 리플캐리 가산기와 같은 직렬연결의 경우 더욱 좋은 성능을 나타내고 있다. 제안한 1Bit 전가산기는 static CMOS, CPL, TFA, HPSC, TSAC 전가산기에 비해 좋은 성능을 가지고 있다. 가장 좋은 성능을 나타내는 기존의 전가산기에 비해 4.3% 향상된 지연시간을 가지며 9.8%의 향상된 PDP 비율을 갖는다. 제안한 전가산기 회로는 HSPICE 툴을 이용하여 $0.18{\mu}m$ CMOS 공정에서 전력소모 및 동작속도를 측정하였으며 공급전압에 따른 특성을 비교하였다.