• 한국정보통신학회논문지
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• 제10권4호
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• pp.659-666
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• 2006

서보 모터는 컴퓨터와 센서로부터 오는 지령에 대해 정밀한 모션제어 즉, 정확한 속도조절과 위치 잡기를 수행함으로써 자동화 시스템에서 중요한 부분으로 사용된다. 특히, 선형추진 BLDC모터는 볼스크류, 타이밍 벨트, 랙/피니온과 같은 마찰 유도 전달 메카니즘들과 연결을 갖는 회전식 서보모터들에 비해 다양한 장점들을 갖는다. 본 논문은 정현파 구동형 선형 추진 BLDC모터의 동특성과 출력들로부터 얻어지는 정보를 이용하여 미지의 전동기 계통 파라미터들을 추정하는 방식을 제안한다. 추정된 파라미터들은 제어기와 외란 관측기의 이득을 조절하는데 사용될 수 있다. 이러한 목적을 이루기 위해 고성능의 디지털신호처리프로세서로 계자기준제어(FOC)기법을 구현하기 위해 설계된 TMS320F240을 선형 BLDC 서보 전동기의 제어기로서 사용한다. 이 서보전동기 응용 전용의 DSP는 A/D Converter와 PWM 발생부, 다수의 IO Port를 내장하고 있어 서보모터 제어기에 중요한 역할을 담당하게 된다. 이 선형 BLDC 서보 전동기 시스템은 또한 IPM 구동기와 홀센서 타입의 전류센서모듈 그리고 게이트 구동 신호와 고장 신호들의 전기적 절연을 위한 광결합 모듈을 포함한다.

• 한국전자파학회논문지
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• 제15권2호
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• pp.152-158
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• 2004

Subharmonic injection locking 방식을 이용하여 디지털 위성방송 시스템의 신호원으로 사용될 수 있는 낮은 위상 잡음과 우수한 전력 효율을 갖는 X-band 주파수 합성기를 설계, 제작하였다. 주파수 합성기는 위상 고정 발진기의 역할과 동시에 고조파 발생기로 동작하는 1.75 GHz의 주 발진기(master발진기)와 10.5 GHz 부 발진기(slave 발진기)로 구성되어 있다. PLL 방법을 적용하여 구성된 1.75 GHz 주 발진기는 능동부를 형성하는 트랜지스터와 버퍼 증폭기의 역할을 하는 BJT 트랜지스터를 직렬 연결하여 사용하였는데 첫 단은 위상고정 발진기의 역할을 하고 둘째 단은 45 GHz의 차단 주파수(cutoff frequency)를 갖는BJT를 사용함으로써 고조파 발생기로 동작하게 하여 안정적으로 Injection Locking 될 수 있도록 인가될 신호인 6차 고조파의 크기를 충분히 크게 발생시키도록 하였다. 고조파 발생기로부터 발생한 6차 고조파는 뒤에 위치한 약 45 dB 이득을 갖는 증폭기로 동작하는 부 발진기에 인가되어 Injection Locking 된다. 이러한 특성을 갖는 회로 구조를 이용하여, ILO 방식을 이용함으로 얻는 간단한 회로 구조와 낮은 위상 잡음 특성은 물론 보다 우수한 전력 효율을 갖는 10.5 GHz 주파수 합성기를 설계 제작하였다. 제작된 10.5 GHz 주파수 합성기는 7.4 V/49 mA,-0.5 V/4 mA의 전력 소모와 4.53 dBm의 출력 전력, 그리고 10 kHz와 100 kHz 이격 주파수에서 각각 -95.09 dBc/Hz와-108.90 dBc/Hz의 위상 잡음 특성을 얻었다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.77-85
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• 2008

본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.25-33
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• 2007

본 논문에서는 높은 격리특성과 광대역 특성을 갖고 IF 발룬을 필요로 하지 않는 94 GHz MIMIC(Millimeter-wave Monolithic Integrated Circuit) single balanced cascode 믹서를 설계 및 제작하였다. 또한 믹서의 높은 격리특성과 광대역 특성을 위한 94 GHz 대역의 3 dB tandem 커플러를 설계 및 제작하였다. MIMIC single balanced cascode 믹서는 $0.1{\mu}m$ InGaAs/InAlAs/GaAs Metamorphic HEMT(High Electron Mobility Transistor)를 이용하여 설계 및 제작되었다. 제작된 MHEMT는 드레인 전류 밀도 665 mA/mm, 최대 전달컨덕턴스(Gm)는 691 mS/mm를 얻었으며, RF 특성으로 $f_T$는 189 GHz, $f_{max}$는 334 GHz의 양호한 성능을 나타내었다. 94 GHz MIMIC 믹서의 개발을 위해 MHEMT의 비선형 모델과 CPW 라이브러리를 구축하였으며, 이를 이용하여 MIMIC 믹서를 설계하였다. 설계된 믹서는 본 연구에서 개발된 MHEMT MIMIC 공정을 이용해 제작되었다. 94 GHz MIMIC single balanced cascode 믹서의 측정결과 변환손실 특성은 LO 신호의 크기가 10.9 dBm 일 때 94 GHz에서 9.8 dB의 양호한 특성을 나타내었다. 제작된 믹서의 LO-RF 격리도는 94 GHz에서 29.5 dB 그리고 100 GHz에서 39.5 dB의 측정 결과를 얻었다. 또한 제작된 믹서는 외부의 IF 발룬을 필요하지 않아 소형화가 가능하다. 본 논문에서 설계 및 제작된 94 GHz MIMIC single balanced cascode믹서는 기존의 balanced 믹서와 비교하여 높은 격리 특성을 나타내었다.