• 한국통신학회논문지
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• 제33권5C호
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• pp.378-385
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• 2008

본 논문은 고속 임베디드 시스템에 사용하기 위해 CMOS AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 AD 변환기는 효율적인 구조로 설계하기 위하여 전압을 예측할 수 있는 플래시 AD 변환기와 자동 영을 기반으로 하여 설계된 비교기를 사용하였다. 이 구조의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 연결된 회로가 줄어들었기 때문에 전체 회로의 크기를 크게 줄일 수 있었다. 이 ADC는 $0.25{\mu}m$ 디지털 CMOS 기술로 구현되었다.

• 대한전기학회논문지
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• 제45권1호
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• pp.9-13
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• 1996

The high precision of electrical power and energy measurements with wide range of frequency and power factor can be achieved by using the thermo-electrical power comparators. The paper describes the development of a precision power measuring system by using a ac/dc power comparator for measurement of power. Based on a thermal principle, the instrument performs ac-dc transfer for ac power measurements in the range of currents from 0 to 5 $A_{ms}$ , voltages from 0 to 240 $V_{ms}$ , power factors from 0 to 1 and frequencies from 0 to 1000 Hz. Two thermal converters with two heater are used in the functional element of the comparators. The ac-dc transfer accuracy is better than 20 ppm at unity power factor and better than 50 ppm at 0.5 power factor. (author). 8 refs., 5 figs., 3 tabs.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.425-428
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• 2017

본 논문에서는 진동 에너지를 이용하여 에너지를 수확하는 전파 정류 하베스팅 회로를 설계하였다. 설계된 회로는 저전압에서도 전력효율이 우수하도록 Beta-Multiplier를 이용하여 Body-Bias technique을 Negative Voltage Converter에 적용하였으며, Comparator를 Bulk-Driven type으로 설계하였다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정으로 설계하였으며, 설계된 회로의 칩 면적은 $931{\mu}m{\times}785{\mu}m$이다.

• Nuclear Engineering and Technology
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• 제4권2호
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• pp.83-89
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• 1972

중성자 선속 모니타로써 단 수명 방사성 동위원소인 $^{56}$ Mn을 이용한 새로운 비교법을 사용하여 모나자이트중에 함유된 개개 희토류원소의 함량을 중성자 방사화법으로 정량하였다. 전회토류원소를 군으로 분리하고 난 다음 중성자 조사를 하였으며 개개 희토류 원소는 양이온 교환수지통을 통하여 알파 하이드록씨 부탈산으로 구배 용출시킴으로서 분리하였다. 루데슘으로 부터 란타늄까지 14개의 희토류원소를 정량하였다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.414-422
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• 2013

본 논문은 분할-커패시터 기반의 차동 디지털-아날로그 변환기 (DAC: digital-to-analog converter)를 이용하는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 샘플링 주파수를 증가시키기 위해 SAR 로직과 비교기는 비동기로 동작을 한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 제안하는 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기는 0.18-${\mu}m$ CMOS 공정에서 제작되며 면적은 $140{\times}420{\mu}m^2$이다. 1.8 V의 공급전압에서 전력소모는 1.19 mW이다. 101 kHz 아날로그 입력신호에 대해 측정된 SNDR은 49.95 dB이며, DNL과 INL은 각각 +0.57/-0.67, +1.73/-1.58이다.

• Nuclear Engineering and Technology
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• 제5권2호
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• pp.137-149
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• 1973

중성자 방사화 및 방사능 계측에 관계하는 핵데타를 세밀히 연구검토하여 망간을 불순물로 함유하고 있는 철선을 단일비교체로 한 중성자 방사화분석법을 발전시켰다. 유효반응 단면적의 변화를 원자로 내부 스펙트럽의 열외 중성자의 비율과 같은 스펙트럼 지표 및 그 외 다른 변수의 함수로 검토하였으며 조사위치에서 중성자 스펙트럽의 변위로 생기는 오차를 토의하였다. 각원소의 이미 아는양을 취하여 단일비교체와 함께 조사한 다음 본법에 의해서 그 함량을 산출하여서 원래 취한 양과 비교하였다. 그 결과 우연오차는 일반적인 비교법으로 얻은 오차보다 크지 않았으나 계통적 오차는 대략 20%이내였다. 본법을 모나자이트 중에 함유된 14개 희토류 원소의 정량과 표준배추시료 중에 있는 다른 7개의 원소정량에 적용하였다. 그 결과 분석치는 만족할만한 재현성을 나타내었으며 종래의 비교법으로 얻을 수 있는 정도의 정착성으로 이들 원소를 분석할 수 있었다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1417-1422
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• 2005

Among the sensors mainly used for displacement measurement, there are a linear CCD(Charge Coupled Device) and a PSD(Position Sensitive Detector) as a non-contact type. Their structures are different very much, which means that the signal processing of both sensors should be applied in the different ways. Most of the displacement measurement systems to get the 3-D shape profile of an object using a linear CCD are a computer-based system. It means that all of algorithms and mathematical operations are performed through a computer program to measure the displacement. However, in this paper, the developed system has microprocessor and other digital components that make the system measure the displacement of an object without a computer. The thing different from the previous system is that AVR microprocessor and FPGA(Field Programmable Gate Array) technology, and a comparator is used to play the role of an A/D(Analog to Digital) converter. Furthermore, an ATC(Automatic Threshold Control) algorithm is applied to find the highest pixel data that has the real displacement information. According to the size of the light circle incident on the surface of the CCD, the threshold value to remove the noise and useless data is changed by the operation of AVR microprocessor. The total system consists of FPGA, AVR microprocessor, and the comparator. The developed system has the improvement and shows the better performance than the system not using the ATC algorithm for displacement measurement.

• 전자공학회논문지SC
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• 제37권2호
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• pp.37-42
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• 2000

본 논문에서는 파이프라인드 구조의 빠른 변환 속도와 축차비교 구조의 저전력 구조를 이용하여 고속, 저전력 아날로그 디지털 변환기를 제안하였다. 제안된 구조의 변환 방법은 축차비교 구조의 변환에서 비교기를 파이프라인드 구조로 연결하여 홀드된 주기에 비교기의 기준 전위를 전 비교기의 출력 값에 의해 변환하도록 하여 고속 동작이 가능하도록 하였다. 제안된 구조에 의해 8비트 아날로그 디지털 변환기를 0.8㎛ CMOS공정으로 HSPICE를 이용하여 시뮬레이션한 결과, INL/DNL(Integral Non-Linearity/Differential Non-Linearity)은 각각 ±0.5/±1이었으며, 100㎑ 사인 입력 신호를 10MS/s로 샘플링 하여 DFT(Discrete Fourier Transform)측정 결과 SNR(Signal to Noise Ratio)은 41㏈를 얻을 수 있었다. 10MS/s의 변환 속도에서 전력 소모는 4.14㎽로 측정되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.760-770
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• 2016

A 12-bit 750 kS/s Dual-Sampling Successive Approximation Register Analog-to-Digital Converter (SAR ADC) technique with reduced Capacitive DAC (CDAC) is presented in this paper. By adopting the Adaptive Power Control (APC) technique for the two-stage latched type comparator and using bootstrap switch, power consumption can be reduced and overall system efficiency can be optimized. Bootstrapped switches also are used to enhance the sampling linearity at a high input frequency. The proposed SAR ADC reduces the average switching energy compared with conventional SAR ADC by adopting reduced the Most Significant Bit (MSB) cycling step with Dual-Sampling of the analog signal. This technique holds the signal at both comparator input asymmetrically in sample mode. Therefore, the MSB can be calculated without consuming any switching energy. The prototype SAR ADC was implemented in $0.18-{\mu}m$ CMOS technology and occupies $0.728mm^2$. The measurement results show the proposed ADC achieves an Effective Number-of-Bits (ENOB) of 10.73 at a sampling frequency of 750 kS/s and clock frequency of 25 MHz. It consumes only 0.13 mW from a 5.0-V supply and achieves the INL and DNL of +2.78/-2.45 LSB and +0.36/-0.73 LSB respectively, SINAD of 66.35 dB, and a Figures-of-Merit (FoM) of a 102 fJ/conversion-step.

• 융합정보논문지
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• 제11권9호
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• pp.124-129
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• 2021

본 연구는 시간-보간법을 적용한 FLASH analog-to-digital converter (ADC)에 관한 것이다. 시간-보간법은 기존의 FLASH ADC에서 요구되는 전압영역 비교기의 개수를 줄일 수 있으며 이 따른 전력 소모 및 칩 면적의 절약을 기대할 수 있다. 본 연구에서는 5-bit, 즉 31개의 양자화 레벨을 갖는 ADC를 설계 및 구현하였으며, 16개의 양자화 레벨은 기존의 전압영역 비교기 방식을 유지하고, 나머지 15개의 양자화 레벨은 시간영역 비교기를 통하여 처리되도록 구성하여, 기존 5-bit FLASH ADC 대비 전압영역 비교기의 숫자를 48.4% 줄일 수 있었다. 시제품은 14 nm Fin Field-effect transistor (FinFET) 공정으로 제작되었으며 구현면적은 0.0024 mm², 전력소모는 0.8 V 전원전압에서 0.82 mW로 측정되었으며, 400 MS/s의 변환속도 21 MHz 정현파 입력에 대하여 ADC는 28.03 dB의 신호-대-잡음비 (SNDR), 즉 4.36 유효비트(ENOB)의 성능을 보였다.