• 대한전기학회논문지
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• 제34권7호
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• pp.289-296
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• 1985

The Townsend primary ionization coefficient a was measured by the luminous-flux method using the fact that the intensity of radiant light is proportional to electron density in the townsend discharge domain. The ranges of measurements were 15for He gas and 10

• 한국정보통신학회논문지
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• 제15권3호
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• pp.510-520
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• 2011

본 논문에서는 유한체 $GF(3^m)$상에서 모든 항에 0이 아닌 계수가 존재하는 기약 다항식에 대하여 m이 홀수 및 짝수인 경우인$GF(3^m)$상의 승산 알고리즘을 제시하였으며, 제시된 승산 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 승산기를 구성하였다. 제시한 승산기의 구성은 $(m+1)^2$개의 동일한 기본 셀들로 설계되었으며, 기본 셀은 1개의 mod(3) 가산 게이트와 1개의 mod(3) 승산 게이트로 구성하였다. 셀에 래치를 사용하지 않았으므로 회로가 가장 간단하며, 셀당 지연시간도 $T_A+T_X$로서 가장 적다. 본 연구에서 제안한 승산기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다.

• 한국컴퓨터정보학회논문지
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• 제18권2호
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• pp.9-17
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• 2013

본 논문에서는 유한체 GF($2^m$)상에서 모든 항에 0이 아닌 계수가 존재하는 기약 다항식을 이용한 두 다항식에 대한 승산 알고리즘을 제시하였으며, 제시된 승산 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 승산기를 설계하였다. 제시한 승산기의 구성은 $m^2$개의 동일한 기본 셀들로 설계되었으며, 제시한 기본 셀은 2입력 XOR 게이트와 2입력 AND 게이트로 구성하였다. 셀에 래치를 사용하지 않았으므로 회로가 간단하며, 셀당 지연시간이 $D_A+D_X$이다. 본 연구에서 제안한 승산기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다.

• 충청수학회지
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• 제33권4호
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• pp.489-495
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• 2020

We define new integral operators on the Haydy space similar to Szegö projection. We consider a relationship between these Szegö type operators and the partial sum of Taylor series on the Hardy space.

• 한국정보통신학회논문지
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• 제25권10호
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• pp.1403-1408
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• 2021

AI 프로세서를 FPGA 기반으로 구현하는 연구가 최근 활발하게 진행되고 있다. Deep Convolutional Neural Networks (CNN) 는 AI 프로세서가 수행하는 기본적인 연산 구조로서 매우 방대한 양의 곱셈을 필요로 한다. CNN 추론 연산에서 사용되는 곱셈 계수는 상수라는 점과 FPGA 은 특정 계수에 맞춰진 곱셈기 설계가 용이하다는 점에 착안하여 곱셈기를 최적화 구현할 수 있는 방법을 제안한다. 본 방법은 2의 보수와 분배법칙을 활용하여 곱셈 계수에서 값이 1인 비트의 개수를 최소화하여 필요한 적층 덧셈기의 개수를 절감한다. CNN 을 FPGA 에 구현한 실제 예제에 본 방법을 적용해본 결과 로직 사용량은 최대 30.2%까지, 신호 전달 지연은 최대 22%까지 줄어들었다. ASIC 전용 칩으로 구현할 경우에도 하드웨어 면적은 최대 35%까지, 신호 전달 지연은 최대 19.2%까지 줄어드는 것으로 나타났다.

• 상하수도학회지
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• 제25권2호
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• pp.185-192
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• 2011

Pearson's correlation was used to determine relations between infiltration and affecting factors using flow monitoring data measured in 24 areas with different characteristics. Factors showed relatively high correlations than others were indexed to determine infiltration rates of the study area. Among 8 factors(service area, sewer length, sewer diameter, multiplier of sewer length and diameter, number of manholes, population, number of properties, number of households) tested, the multiplier of sewer length and diameter, the number of population and the number of household in each service area indicated higher correlation coefficient(>0.8) than others. The goodness of fitness of linear regressions between infiltration and the factors followed the order: sewer length and diameter(0.68)> population(0.65)> number of household(0.60). Infiltration rates calculated by the multiplier of sewer length and diameter, the number of population and the number of household in each service area were 0.046~1.0396 $m^{3}/d{\cdot}mm-km$, 0.0917~1.7355 $m^{3}/capita{\cdot}d$, 0.196~4.529 $m^{3}/household {\cdot}d$ respectively. After sewerage rehabilitation work of the area, the infiltration rates calculated by above factors with high correlations are expected to be used for comparing effectiveness of the work once they are estimated under the same flow measuring conditions.

• 융합신호처리학회논문지
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• 제12권2호
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• pp.139-144
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• 2011

The modern digital logic technology does not yet satisfy the speed requirements of real-time DSP circuits due to synchronized operation of multiplication and accumulation. This operation degrades DSP performance. Therefore, the double-base number system (DBNS) has emerged in DSP system as an alternative methodology because of fast multiplication and hardware simplicity. In this paper, authors propose a novel multiplication architecture. One operand is an output of a flash analog-to-digital converter (ADC) in DBNS format, while the other operand is a coefficient in the IEEE standard floating-point number format. The DBNS digital output from ADC is produced through a new double base number encoder (DBNE). The multiplied output is in the format of the IEEE standard floating-point number (FPNS). The proposed circuits process multiplication and conversion together. Compared to a typical multiplier that uses the FPNS, the proposed multiplier also consumes 45% less gates, and 44% faster than the FPNS multiplier on Spartan-3 FPGA board. The design is verified with FIR filter applications.

• 대한기계학회논문집B
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• 제37권1호
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• pp.9-18
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• 2013

이상 횡 유동은 응축기, 증발기와 원자로 증기발생기와 같은 쉘과 튜브의 열 교환기에서 볼 수 있다. 이상 유동장에 놓인 구조물에 작용하는 수동력을 이해하기 위해서는 이상유동의 특성을 이해하는 것이 중요하다. 이상 유동의 유동특성과 유동변수를 소개하고 관군에서의 압력손실과 실린더에 작용하는 압력분포에 의한 수동력을 평가하기 위한 실험을 수행하였다, 실험부 입구에서 이상유동은 혼합되었으며 실험은 횡 방향 이상 유동장에 놓인 정규 삼각형 배열을 갖는 관군을 사용하여 수행하였다. 관군에서의 흐름방향 압력손실을 측정하여 이상유동의 마찰승수를 계산하고 이론적 결과와 비교하였다. 또한 특정 실린더에 작용하는 원주 방향 압력 분포의 측정결과와 이상유동의 기초이론에 근거하여 압력손실계수의 분포 및 항력계수에 미치는 체적건도와 단위면적당 질량유량의 효과를 평가하였다. 튜브 표면에 작용하는 측정된 압력을 수치해석방법으로 적분하여 항력계수를 계산하였다. 작은 질량 유량의 경우에 측정된 마찰 승수는 기존의 이론 결과와 잘 일치하며 압력분포에 의한 항력계수에 작용하는 기공률의 영향은 기존의 실험결과와 정성적으로 유사한 경향을 보이고 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.101-104
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• 2002

This paper propose that is algorithm of power dissipation reduction in the high level synthesis design for DSP(Digital Signal Processor), as the portable terminal system recently demand high power dissipation. This paper obtain effect of power dissipation reduction and switching activity that increase correlation of operands as input data of function unit. The algorithm search loop or repeatedly data to the input operands of function unit. That can be reduce the power dissipation using the new low power high level synthesis algorithm. In this Paper, scheduling operation search same nodes from input DFG(Data Flow Graph) with correlation coefficient of first input node and among nodes. Function units consist a multiplier, an adder and a register. The power estimation method is added switching activity for each bits of nodes. The power estimation have good efficient using proposed algorithm. This paper result obtain more Power reduction of fifty percents after using a new low power algorithm in a function unit as multiplier.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -2
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• pp.711-714
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• 2000

In this paper, we propose a high-speed multiplier-free realization using ROM’s to store the results of coefficient scalings in Combination With higher signal rate and pipelined operations. We show that hardware multipliers are not needed. By varying some parameters, the proposed structure provides various combinations of hardware and clock speed (or through-put). An example is given comparing the proposed realization with the distributed arithmetic (DA) realization. Results show that With Proper Choices of the Parameters the proposed structure achieves a faster processing speed with less hardware, as compared to the DA realization.