• Journal of Electrical Engineering and Technology
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• 제7권4호
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• pp.626-635
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• 2012

Most of single frequency GPS receivers utilize low-quality crystal oscillators. If a lowquality crystal oscillator is utilized as the time reference of a GPS receiver, the receiver's clock bias grows very fast due to its inherent low precision and poor stability. To prevent the clock bias becoming too large, large clock jumps are intentionally injected to the clock bias and the time offset for clock steering purpose. The abrupt changes in the clock bias and the time offset, if not properly considered, induce serious accuracy degradation in relative differential positioning. To prevent the accuracy degradation, this paper proposes an efficient and systematic method to eliminate the undesirable clock jump effects. Experiment results based on real measurements verify the effectiveness of the propose method.

• ETRI Journal
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• 제35권1호
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• pp.158-161
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• 2013

This letter proposes a low-power current-steering digital-to-analog converter (DAC). The proposed DAC reduces the clock power by cutting the clock signal to the current-source cells in which the data will not be changed. The 10-bit DAC is implemented using a $0.13-{\mu}m$ CMOS process with $V_{DD}$=1.2 V. Its area is $0.21\;mm^2$. It consumes 4.46 mW at a 1-MHz signal frequency and 200-MHz sampling rate. The clock power is reduced to 30.9% and 36.2% of a conventional DAC at 1.25-MHz and 10-MHz signal frequencies, respectively. The measured spurious free dynamic ranges are 72.8 dB and 56.1 dB at 1-MHz and 50-MHz signal frequencies, respectively.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.39-45
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• 2011

본 논문에서는 선택적으로 클럭 신호를 입력하는 저 전력 전류구동 10비트 D/A 변환기 회로를 제안하였다. 제안된 DAC에서는 데이터가 변하지 않는 전류원 셀에 클럭 신호를 제한하여 클럭 전력 소모를 줄였다. 제안된 DAC는 1.2V 0.13${\mu}m$ CMOS 공정을 사용하여 제작되었으며, DAC 칩 면적은 0.21$mm^2$였다. 200MHz 샘플링 주파수와 1MHz 입력 신호 주파수에서, 제안된 DAC의 전력 소모량은 4.46mW였다. 클럭 신호에서 소모되는 전력은 입력 주파수가 1.25MHz와 10MHz일 때 각각 30.9%와 36.2%로 감소되었다. 측정된 SFDR은 입력주파수가 1MHz와 50MHz일 때 각각 72.8dB와 56.1dB였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.465-466
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• 2006

In this paper, novel analog duty cycle corrector (DCC) with a digital duty error detector is proposed. The digital duty error detector measures the duty error of the clock and converts it into a digital code. This digital code is then used to accurately correct the duty ratio by adaptively steering the charge-pump current. The proposed duty cycle corrector was implemented using an 80nm DRAM process with 1.8V supply voltage. The simulation result shows that the proposed duty cycle corrector improves the settling time up to $70{\sim}80%$ at 500MHz clock frequency for the same duty correction accuracy as the conventional analog DCC.

• 자동차안전학회지
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• 제13권3호
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• pp.20-25
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• 2021

Flexural resistance evaluation of FFC (Flexible Flat Cable) was performed according to the grain size of rolled copper foil by adding 0.1wt% silver (Ag) and electrodeposited copper foil by slitting method after heat-treatment. These methods are aimed at enhancing the flexural durability of the FFC by growing the grain size of copper foil. By increasing the grain size of the copper foil and minimizing the miss-orientation at grain boundaries, the residual stress at the grain boundaries of the copper foil is reduced and the durability of the FFC is improved. Maximizing an average grain size of copper foil can be got a good solution in order to enhance the durability of the FFC or FPCB (Flexible Printed Circuit Board).

• 한국산학기술학회논문지
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• 제22권1호
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• pp.402-408
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• 2021

기계 설계를 기반으로 제작한 자동차에 의한 사고 발생 시 차량 공학적인 분석은 심도 있게 조사하지 않고 조사자의 주관적인 경험 지식을 토대로 분석하는 경우가 있다. 본 연구는 실제 발생한 중앙선 침범 사고 자료를 토대로 캐드(CAD) 프로그램을 이용하여 현장 상황을 도면화하고, 도면화 한 자료를 시뮬레이션 프로그램(PC-Crash)에 적용하여 250번의 충돌 상황을 반복적으로 수행하여 최종 정지 위치 및 최종 정지 자세와 부합하는 충돌 속도, 진행 자세, 조향 작동 여부 및 제동 여부 등의 상관 관계를 분석했다. 충돌 속도가 낮을수록 이탈각의 영향을 크게 받지 않고 속도가 높은 차량의 속도에 영향을 크게 받고 충돌 이후에는 유효 충돌 속도와 같이 속도가 낮은 차량은 높아지고, 속도가 높은 차량은 낮아진다. 본 연구의 시뮬레이션 결과는 마이티가 중앙선을 넘은 자세로 오르막 좌커브 구간을 진행하다가 마주오던 포터를 인지하고 자기 진행 차로로 복귀하는 과정과 포터의 전면 좌측면이 충돌하여 포터가 우대각선 방향으로 밀려나 전면이 약 11시 방향을 향해 최종 정지하는 것을 규명하였다.

• 한국항행학회논문지
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• 제20권1호
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• pp.8-14
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• 2016

본 논문은 한국형 위성기반보정시스템인 KASS (Korea augmentation satellite system)을 구성하는 위성통신국과 임차해 구축 예정인 2기의 정지궤도 위성이 포함된 위성통신시스템에 대한 상위개념의 설계분석 결과를 제시하였다. 위성통신국의 주요 기능인 중앙처리국으로부터의 보정정보 및 무결성 정보를 수신하여 해당 메시지에 대한 부호화, 변조 후 주파수변환 및 신호증폭에 대한 내용과 그 기능을 만족하는 설계를 위한 분석내용을 각 과정에 대한 개념, GEO 위성을 추가적인 기능인 GPS 위성 레인징 신호, GEO 레인징 신호를 사용하기 위한 GEO 위성에 대한 정밀 궤도결정기술, 그리고 GPS 위성과 GEO 위성간 시각 동기를 위한 클럭 조정에 대하여 기술하였다. 추가적으로 중계기 대역폭에 따른 GEO 위성 레인징 성능 분석결과로 SBAS 보강 서비스를 위해서는 최소한 2.2 MHz 의 GPS와 같은 레인징 서비스를 위해서는 18.5 MHz의 대역폭이 필요함을 제시하였다. 이러한 분석내용은 GEO 위성과 위성통신국의 설치장소가 최종 확정되면 최종 분석을 수행하여 KASS 위성통신시스템 설계에 반영할 예정이다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.1-9
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• 2009

본 논문에서는 디스플레이 시스템을 위한 소면적 12-bit 300MSPS의 D/A 변화기(DAC)를 제안한다. 최근 SoC(System-On-Chip) 경향에 맞는 소면적 DAC를 구현하기 위한 전체적인 구조는 6-MSB(Most Significant Bit) + 6-LSB(Least Significant Bit)의 full matrix 구조로 설계 하였다. 고해상도 동작에 요구되는 output impedance을 만족하는 monitoring bias 구조, 고속 동작 및 소면적 디지털 회로 구성을 위하여 logic과 latch 및 deglitching 역할을 동시에 할 수 있는 self-clocked switching logic을 각각 제안하였다. 설계된 DAC는 Samsung $0.13{\mu}m$ thick gate 1-poly 6-metal N-well CMOS 공정으로 제작되었다. 제작된 DAC의 측정결과 INL (Integrated Non Linearity) / DNL (Differential Non Linearity)은 ${\pm}3LSB$ / ${\pm}1LSB$ 이하로 나타났으며, 300MHz 샘플링 속도와 15MHz의 출력신호에서 SFDR은 약 70dB로 측정되었다. DAC의 유효면적은 $0.26mm^2$ ($510{\mu}m{\times}510{\mu}m$)로 기존의 DAC에 비하여 최대 40% 감소된 초소면적으로 구현되었으며, 최대 전력 소모는 100mW로 측정되었다.