• 전기학회논문지
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• 제56권6호
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• pp.1133-1138
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• 2007

DLLs(Delay Locked Loops) have widely been used in many systems in order to achieve the clock synchronization. A SMD (Synchronous Mirror Delay) structure is used both for skew reduction and for DCC (Duty Cycle Correction). In this paper, a SMD based DLL with DCC using Reduced Delay Lines is proposed in order to reduce the clock skew and correct the duty cycle. The merged structure allows the forward delay array to be shared between the DLL and the DCC, and yields a 25% saving in the number of the required delay cells. The designed chip was fabricated using a $0.25{\mu}m$ 1-poly, 4-metal CMOS process. Measurement results showed the 3% duty cycle error when the input signal ranges from 80% to 20% and the clock frequency ranges from 400MHz to 600MHz. The locking operation needs 3 clock and duty correction requires only 5 clock cycles as feature with SMD structure.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.677-680
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• 2003

In this paper, the analysis of practical end-to-end delay in worst case is performed for distributed control system considering the implementation of the system. The control system delay is composed of the delay caused by multi-task scheduling of operating system, the delay caused by network communication, and the delay caused by the asynchronous between them. Through simulation tests based on CAN(Controller Area Network), the proposed end-to-end delay in worst case is validated. Additionally, online clock synchronization algorithm is proposed here for the control system. Through another simulation test, the online algorithm is proved to have better performance than offline one in the view of network bandwidth utilization.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2005년도 하계학술대회
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• pp.159-165
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• 2005

The proposed optical transmitter is composed of FF(flip flop) , PLL (phase locked loop), reference clock generator, serializer and LD driver 10x250 Mb/s data arrays are translated to the 2.5 Gb/s data signal by serializer. In this case, 1 data bus is allocated usually as a reference clock for synchronization. In this proposed optical transmitter, 125 MHz reference clock is generated from 10x250 Mb/s data arrays by reference clock generator. From this method. absent of reference clock bus is available and more data transmission become possible. To achieve high speed operation, the serializer circuit is designed as two stacks. For 10:1 serialization, 10 clocks that have 1/10 lambda differences is essential, so the VCO (voltage controlled oscillator) composed of 10 delay buffers is designed. PLL is for runing at 250 MHz, and dual PFD(phase frequency detector) is adopted for fast locking time. The optical transmitter is designed by using 0.35 um CMOS technology.

• 한국통신학회논문지
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• 제37C권10호
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• pp.894-900
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• 2012

실내 무선측위 시스템은 정확한 태그 위치를 측정하기 위하여 비콘의 거리 정보를 사용한다. 시스템은 비콘과 태그 사이의 거리를 추정하기 위해서, 독립적인 클럭 오프셋을 포함하는 각 비콘에 도착하는 태그 펄스의 시간 정보를 계산한다. 이러한 클럭 오프셋은 비콘의 측위와 위치 추정 성능에 심각한 영향을 미친다. 본 논문에서는 이러한 문제를 해결할 수 있는 클럭 오프셋 보정 기법을 제안한다. 제안하는 기법의 성능을 검증하기 위해여 랜덤하게 -1,000ppm~1,000ppm 사이의 클럭 오프셋을 가지는 상황에서 측위 실험을 진행하였으며, 모의실험 결과를 통하여 제안하는 기법이 클럭 오프셋 문제를 효율적으로 해결할 수 있음을 확인하였다.

• 한국통신학회논문지
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• 제27권10C호
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• pp.980-986
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• 2002

하나의 클럭원으로 동기 되는 고속의 데이터 통신 시스템에서, 데이터와 클럭 사이의 다른 라우팅 경로나, 부품들의 다른 전달지연시간 또는 외부 잡음에 의한 데이터나 클럭의 불안정한 위상과 같은 여러 이유들로 인해 데이터를 잃어버릴 수가 있다. 본 논문에서는 이렇게 잃어버린 데이터를 탐지하고 원래의 데이터로 복원하여 보상 출력하는 기능을 갖는 디지털 회로를 제안하고 구현을 기술한다. 특히, 이러한 보상회로는 광 분야등과 같이 고속의 데이터 전송을 위한 통신 시스템에서 강한 안정성을 가지며 BER개선에 상당히 크게 영향을 준다. 이 회로는 Verilog HDL로 구현이 되었으며 통신 및 데이터 전송관련 디지털 ASIC구현에 기본적으로 응용이 가능하다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2009년도 정보통신설비 학술대회
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• pp.275-280
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• 2009

Femtocells are viewed as a promising option for mobile operators to improve coverage and provide high-data-rate services in a cost-effective manner Femtocells can be used to serve indoor users, resulting in a powerful solution for ubiquitous indoor and outdoor coverage. TThe frequency accuracy and phase alignment is necessary for ensuring the quality of service (QoS) forapplications such as voice, real-time video, wireless hand-off, and data over a converged access medium at the femtocell. But, the GPS has some problem to be used at the femtocell, because it is difficult to set-up, depends on the satellite condition, and very expensive. The IEEE 1588 specification provides a low-cost means for clock synchronisation over a broadband Internet connection. The Time of Packet (ToP) specified in IEEE 1588 is able to synchronize distributed clocks with an accuracy of less than one microsecond in packet networks. However, the timing synchronization over packet switched networks is a difficult task because packet networks introduce large and highly variable packet delays. This paper proposes an enhanced filter algorithm to reduce ths packet delay variation effects and maintain ToP slave clock synchronization performance. The results are presented to demonstrate in the intra-networks and show the improved performance case when the efficient ToP filter algorithm is applied.

• 항공우주기술
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• 제3권1호
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• pp.109-116
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• 2004

일반적으로 위성에 장착된 GPS 수신기는 GPS 위성으로부터 항법 신호를 받아서 위성의 위치, 시간 및 속도 정보를 제공하는 것을 주요 목적으로 하고 있다. 이러한 정보를 근거로 위성의 현재 위치정보 및 임무 수행을 위한 정보를 유도하게 된다. 2005년 발사예정인 아리랑 위성2호는 GPS 수신기에서 나오는 IPPS 신호를 위성체 각 프로세서의 기준시간으로 사용되며 DPLL, FEP회로 및 운용소프트웨어(FSW)에 의하여 동작된다. 본 논문에서는 아리랑 위성2호(KOMPSAT-2,이하 K2)의 시간동기구조에 대한 구조 및 설계에 대한 뿐 아니라 정밀도 분석 및 시험결과등 전 과정에 대한 내용을 기술하였다.

• 한국통신학회논문지
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• 제34권12A호
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• pp.971-981
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• 2009

분산 네트워크의 노드들은 그룹 동작을 위해 기본적으로 장치들 간의 시각 동기를 요구한다. 정밀한 시각 동기는 분산 네트워크에서 다양한 응용의 확장을 가져다 줄 뿐만 아니라 보다 정확한 정보를 제공한다. IEEE 1588은 근거리 네트워크 내에서 노드들 간에 정밀한 시각 동기를 제공하기 위한 표준이다. 본 논문에서는 IEEE 1588을 지그비(Zigbee) 네트워크로 확장하기 위한 PTP 게이트웨이를 설계 및 구현한다. PTP 게이트웨이는 이더넷 기반의 IEEE 1588을 지그비 네트워크로 확장할 수 있으며, 이더넷을 통해 연결된 둘 이상의 지그비 네트워크에서 IEEE 1588 프로토콜을 이용하여 동일한 참조 시각을 공유할 수 있다. 또한, 본 논문에서는 PTP 게이트웨이를 이용한 IEEE 1588 기반의 시각 동기 기법에 대한 실험과 성능평가를 언급한다. 성능평가 결과, 이더넷을 경유한 두 지그비 네트워크에서 노드들 간에 약 300 나노초의 표준편차를 이루었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.880-883
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• 2002

본 논문에서는 OFDM 신호방식을 사용하는 무선채널 환경에서 무선 멀티미디어에 적합한 클럭 동기복원 알고리즘을 제안한다. 제안된 클럭 동기복원 알고리즘의 기본적인 접근은 수신기의 채널 추정기로부터 추정된 채널의 주파수 응답을 획득하여 IFFT를 통해 채널의 충격 응답 또는 다중 경로 강도 프로 파일을 구하고 시간 영역에서 채널의 에너지가 집중된 일정 범위의 위치를 추적하는 것이다. 또한, 샘플링 클럭 오프셋이 $\pm$1-3 샘플 있는 경우 64-QAM, 16-QAM의 성좌점을 분석하고, BER 성능을 확인한 결과 최적 샘플 지점에서의 성좌점과 BER성능에 비하여 2 샘플 이상의 오프셋이 발생했을 경우에는 심한 성능 열화가 나타나는 것을 확인하였고, 시뮬레이션 결과로부터, 제안된 알고리즘이 주파수 선택적 페이딩 채널에서도 우수한 동기특성을 제공함을 알 수 있다.

• 한국통신학회논문지
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• 제41권9호
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• pp.1069-1080
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• 2016

수동형 감시시스템과 같은 TDOA(Time Difference Of Arrival) 기반의 위치탐지시스템은 다수의 수신기를 이격 설치 후에 수신기 간 시각동기화를 수행하여 동일한 시각으로 설정하고, 수신기에 수신되는 목표 신호의 도래시간차인 TDOA를 이용하여 쌍곡선(또는 쌍곡면)의 교점을 구함으로써 목표의 2차원(또는 3차원) 위치를 추정한다. 시각동기화를 수행하기 위해서는 다수의 수신기 중에 하나가 주수신기(Master)가 되어 나머지 종수신기(Slave)들의 시간을 보정하기 위한 기준을 제공해야 한다. TDOA 기반의 위치탐지 시스템은 서로 이격되어 배치되어 있는 다수의 수신기 중에 선택되는 주수신기에 따라 위치추정정확도가 달라진다. 따라서 다수의 수신기 중에 최적의 수신기를 주수신기로 선택해야 고려하는 시스템의 배치구조에서 최적의 위치추정 성능을 도출할 수 있다. 본 논문에서는 목표와 수신기의 기하학적 배치 기반의 DOP(Dilution Of Precision) 정보를 이용하여 낮은 복잡도와 짧은 수행시간을 가지면서 시스템 내에 자동화가 용이한 주수신기 선택 방법을 제안한다.