• 정보처리학회논문지C
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• 제11C권1호
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• pp.123-134
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• 2004

동기 망과 전송망에서의 동기클럭 성능은 망의 안정성 화보와 데이터 전송 보장 측면에서 중요한 요소이다. 그러므로 망을 설계할 때 동기망과 전송망의 동기클럭 성능을 분석하기 위하여 다양한 파라메타를 적용할 수 있고, 그리고 최상상태에서 최악상태까지 망에서 나타날 수 있는 여러 가지 입력레벨을 적용할 수 있는 시뮬레이터가 필요하다. 따라서 본 논문에서는 동기망과 전송망에서의 동기클럭 특성을 분석할 수 있는 SNCA와 TNCA를 개발하였고, 또한 개발된 시뮬레이터를 활용하여 다양한 원더생성, 노드 수, 클럭 상태 등의 입력조건에 따른 NEl, NE2, NE3 등 전송망과 DOTS1과 DOTS2 등 동기 망에서의 동기 클럭 특성과 최대 노드수 결과를 얻었다.

• 한국통신학회논문지
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• 제29권12B호
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• pp.1037-1041
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• 2004

본 논문에서 위성신호를 매개로 원격지의 로컬클럭이 기준신호에 동기되는 새로운 개념의 슬레이브를럭 시스템을 제안하였으며 이 방식에 의한 실용화 가능성을 확인하였다. 새로이 제시하는 방식은 단계적인 물리계층에 의해 동기되던 기존의 방식에 비해 모든 슬레이브 국소들이 동일한 계위의 품질로 유지될 수 있는 등의 여러 가지 구조적인 장점을 지니고 있다. 슬레이브클럭 시스템의 측정결과 10-12 수준의 주파수정확도를 유지하였으며 ITU-T의 권고(G.811)를 만족하는 MTIE 특성을 보여주었다. 현재 전체적으로 자동화기능을 갖는 초기모델이 구현되었으며 가까운 시일 내에 상용화연구를 통해 통신망 동기용 노드클릭으로 사용될 수 있으리라 기대한다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2005년도 하계학술대회
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• pp.159-165
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• 2005

The proposed optical transmitter is composed of FF(flip flop) , PLL (phase locked loop), reference clock generator, serializer and LD driver 10x250 Mb/s data arrays are translated to the 2.5 Gb/s data signal by serializer. In this case, 1 data bus is allocated usually as a reference clock for synchronization. In this proposed optical transmitter, 125 MHz reference clock is generated from 10x250 Mb/s data arrays by reference clock generator. From this method. absent of reference clock bus is available and more data transmission become possible. To achieve high speed operation, the serializer circuit is designed as two stacks. For 10:1 serialization, 10 clocks that have 1/10 lambda differences is essential, so the VCO (voltage controlled oscillator) composed of 10 delay buffers is designed. PLL is for runing at 250 MHz, and dual PFD(phase frequency detector) is adopted for fast locking time. The optical transmitter is designed by using 0.35 um CMOS technology.

• 한국통신학회논문지
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• 제37C권10호
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• pp.894-900
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• 2012

실내 무선측위 시스템은 정확한 태그 위치를 측정하기 위하여 비콘의 거리 정보를 사용한다. 시스템은 비콘과 태그 사이의 거리를 추정하기 위해서, 독립적인 클럭 오프셋을 포함하는 각 비콘에 도착하는 태그 펄스의 시간 정보를 계산한다. 이러한 클럭 오프셋은 비콘의 측위와 위치 추정 성능에 심각한 영향을 미친다. 본 논문에서는 이러한 문제를 해결할 수 있는 클럭 오프셋 보정 기법을 제안한다. 제안하는 기법의 성능을 검증하기 위해여 랜덤하게 -1,000ppm~1,000ppm 사이의 클럭 오프셋을 가지는 상황에서 측위 실험을 진행하였으며, 모의실험 결과를 통하여 제안하는 기법이 클럭 오프셋 문제를 효율적으로 해결할 수 있음을 확인하였다.

• 대한전기학회논문지:시스템및제어부문D
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• 제52권2호
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• pp.93-101
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• 2003

Scan design is a structured design-for-testability technique in which flip-flops are re-designed so that the flip-flops are chained in shift registers. The scan design cannot be used in a design with scan design rule violations without modifying the design. The most important scan design rule is concerning clock and reset signals to pins of the flip-flops or scan cells. Clock and Reset pins of every scan cell must be controllable from top-level ports. We propose a new technique to re-design gated clocks and resets which violate the scan design rule concerning the clock and reset pins. This technique substitutes synchronous sequential circuits for gated clock and reset designs, which removes the clock and reset rule violations and improves fault coverage of the design. The fault coverage is improved from $90.48\%$ to $100.00\%$, from $92.31\%$ to $100.00\%$, from $95.45\%$ to $100.00\%$, from $97.50\%$ to $100.00\%$ in a design with gated clocks and resets.

• Journal of Electrical Engineering and Technology
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• 제13권6호
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• pp.2479-2484
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• 2018

The filter bank multicarrier modulation (FBMC) technique is one of multicarrier modulation technique (MCM), which is mainly used to improve channel capacity of cognitive radio (CR) network and frequency spectrum access technique. The existing FBMC System contains serial to parallel converter, normal QAM modulation, Radix2 inverse FFT, parallel to serial converter and poly phase filter. It needs high area, delay and power consumption. To further reduce the area, delay and power of FBMC structure, a new clock gating technique is applied in the QAM modulation, radix2 multipath delay commutator (R2MDC) based inverse FFT and unified addition and subtraction (UAS) based FIR filter with parallel asynchronous self time adder (PASTA). The clock gating technique is mainly used to reduce the unwanted clock switching activity. The clock gating is nothing but clock signal of flip-flops is controlled by gate (i.e.) AND gate. Hence speed is high and power consumption is low. The comparison between existing QAM and proposed QAM with clock gating technique is carried out to analyze the results. Conversely, the proposed inverse R2MDC FFT with clock gating technique is compared with the existing radix2 inverse FFT. Also the comparison between existing poly phase filter and proposed UAS based FIR filter with PASTA adder is carried out to analyze the performance, area and power consumption individually. The proposed FBMC with clock gating technique offers low power and high speed than the existing FBMC structures.

• 대한전자공학회논문지SD
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• 제41권4호
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• pp.1-8
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• 2004

고속 저전력 디지털 시스템을 위해 클록 스큐를 최소화하고 동적 파워 소모를 줄이는 새로운 클록 분배 방법을 제안하였다. 제안된 방법은 접힌 라인구조(FCL)과 위상 섞임 회로(phase blending circuit)을 이용하여 Zero-skew 특성을 갖는다. FCL에 적합한 라인 구조를 분석하기 위해, 마이크로 스트립과 코플라너 라인을 FCL형 클록 라인으로 분배되었다. 시뮬레이션 결과는 l0㎜ 떨어져 있는 두 리시버 사이의 최대 클록 스큐가 1㎓에서 10psec보다 적고 20㎜ 떨어져 있는 두 리시버 사이의 최대 클록 스큐는 1㎓에서 60 psec보다 작음을 보였다. 또한, 공정, 전압, 온도 변화에 무관하게 클록 신호들의 스큐가 변하지 않음을 알 수 있었다.

• 천문학논총
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• 제22권4호
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• pp.189-199
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• 2007

In this paper, we describe the proposed KVN (Korean VLBI Network) clock system in order to make the observation of the VLBI effectively. In general, the GPS system is widely used for the time information in the single dish observation. In the case of VLBI observation, a very high precise frequency standard is needed to perform the observation in accordance with the observation frequency using the radio telescope with over 100km distance. The objective of the high precise clock system is to insert the time-tagging information to the observed data and to synchronize it with the same clock in overall equipments which used in station. The AHM (Active Hydrogen Maser) and clock system are basically used as a frequency standard equipments at VLBI station. This system is also adopted in KVN. The proposed KVN clock system at each station consists of the AHM, GPS time comparator, standard clock system, time distributor, and frequency standard distributor. The basic experiments were performed to check the AHM system specification and to verify the effectiveness of implemented KVN clock system. In this paper, we briefly introduce the KVN clock system configuration and experimental results.

• 한국정보통신학회논문지
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• 제26권10호
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• pp.1537-1544
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• 2022

application specific integrated circuit (ASIC) 및 system on chip (SoC) 설계 시 디지털 회로는 클럭에 동기화되어 작동한다. 칩 설계 시, place & route (P&R)에서 설계 조건과 타이밍 조건, 클럭의 동기화 여부 등을 고려한다. P&R에서 클럭 경로에 대한 delay를 줄이기 위해, clock tree synthesis (CTS) 기법을 이용한다. 본 논문에서는 사전 클럭트리 합성 가능 여부 판단을 위한 shallow-CTS 알고리즘을 소개한다. 오픈 소스 Parser-Verilog를 사용하여 register transfer level (RTL) 합성가능한 Verilog를 파싱하여, Pre-CTS와 Post-CTS 단계를 진행하고, 가장 긴 clock path와 버퍼 삽입 전후의 표준편차를 비교하여 CTS의 정확도에 대해 분석한다. 본 논문에서 시간 투입이 많이 되는 licensed EDA tool을 사용하여 CTS 결과를 확인하지 않고, RTL 수준에서 사전 클럭 트리 합성 검증 방법을 제공하여 비용 및 시간문제를 감소할 수 있을 것으로 기대된다.

• 생명과학회지
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• 제33권9호
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• pp.730-735
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• 2023

지난 10년 동안 인공지능의 도움으로 노화를 정량화하기 위한 수많은 연구가 수행되었다. DNA 메틸화 데이터를 사용하여 다양한 모델이 개발되었으며 흔히 후성유전학적 시계라고 불린다. 후성유전학적 나이 가속화는 일반적으로 질병 상태와도 주로 연관이 있어 보인다. 조현병은 가속 노화 가설과 관련있는 정신질병으로 심각한 정신적, 신체적 스트레스를 동반한다. 다른 심리 질환과 비교했을 때 이 질병은 젊은 사람들에서 높은 사망률과 질병률을 유발한다. 과거 연구에서는 이 질병이 가속 노화 가설과 연관있다고 알려져 있었다. 이번 연구에서는 조현병 환자의 후성유전학적 나이 가속도 변화를 통해 질병에 대한 후성유전학적 통찰을 얻고자 하였다. 후성유전학적 나이 가속화를 측정하기 위해 두 가지 다른 DNA 메틸화 시계 모델을 사용했으며 이는 범조직 모델인 Horvath clock과 Epi clock을 사용하였다. 우리는 Horvath clock과 Epi clock이 모두 호환되는 450k 어레이 데이터를 사용하였다. 그 결과, Epi clock을 사용했을 때 환자샘플에서 후성유전학적 나이 가속화가 더 느리다는 것을 발견했다. Epi clock이 질병으로 인한 DNA 메틸화 변화를 잘 감지해낼 수 있음을 알아내었다. 또한 Epi clock에서 대조군과 환자군에서 차등적으로 메틸화된 CpG 부위를 분석하고 경로 농축 분석을 수행한 결과, 대부분의 CpG가 신경 세포 과정에 관여한다는 사실을 발견했다.