Major device failures such as die cracking, interfacial delamination and warpage in flip chip packages are due to excessive heat and thermal gradients- There have been significant researches toward understanding the thermal performance of electronic packages, but the majority of these studies do not take into account the combined effects of thermo-mechanical interactions of the different package constituents. This paper investigates the thermo-mechanical performance of flip chip package constituents based on the finite element method with thermo-mechanically coupled elements. Delaminations with different lengths between the silicon die and underfill resin interfaces were introduced to simulate the defects induced during the assembly processes. The temperature gradient fields and the corresponding stress distributions were analyzed and the results were compared with isothermal case. Parametric studies have been conducted with varying thermal conductivities of the package components, substrate board configurations. Compared with the uniform temperature distribution model, the model considering the temperature gradients provided more accurate stress profiles in the solder interconnections and underfill fillet. The packages with prescribed delaminations resulted in significant changes in stress in the solder. From the parametric study, the coefficients of thermal expansion and the package configurations played significant roles in determining the stress level over the entire package, although they showed little influence on stresses profile within the individual components. These observations have been implemented to the multi-board layer chip scale packages (CSP), and its results are discussed.
최근 RF용 탄성표면파 필터는 HTCC 패키지를 이용한 칩스케일 패키지 공법으로 제작되고 있다. 본 연구에서는 HTCC 패키지를 이용하는 대신에 BT 레진 계열의 PCB 기판을 이용하여 $1.4{\times}1.1$과 $2.0{\times}1.4mm$ 규격을 가지는 새로운 SAW RF 필터를 개발하였다. 본 기술을 적용하여 기존대비 약 40% 이상의 재료비 절감효과를 얻을 수 있다. 다층 PCB 기판과 $LiTaO_3$ 탄성표면파 기간간의 플립 본딩 조건을 최적화하였고, 적절한 PCB 재료선정을 통하여 PCB 기판 및 에폭시 라미네이팅 필름간의 열팽창계수 차이로 인해 발생하는 응력을 최소화시켰다. 이렇게 개발된 탄성표면파 필터는 기존의 제품에 비해 신뢰성 및 전기적 특성면에서 향상된 특성을 보였다.
지금까지 전자 디바이스의 솔더접합부에 대한 신뢰성 평가에 있어서는 열충격시험에 의한 평가가 주류를 이루었다. 그러나 최근 모바일 제품이 소형화/다기능화되고 고밀도실장에 대한 요구가 증가함에 따라 BGA/CSP와 같은 솔더볼을 사용하는 패키지가 표면실장의 주류를 이루게 되었으며, 솔더접합부에 대한 메커니컬 스트레스 수명이 요구되어지고 있다. BGA/CSP의 솔더접합부에 대한 신뢰성 평가는 하중을 가한 상태에서 데이지체인 패턴의 전기적 저항변화와 스트레인 게이지에 의한 스트레스-스트레인 커브에 의해 행해진다. 본 연구에서는 자체 개발한 PCB만능시험장치의 응용과 솔더접합부에 대한 메커니컬 스트레스의 동적거동을 평가한 소니의 실험자료를 소개하도록 한다.
There are continuous efforts in the electronics industry to a reduced electronic package size. Reducing the size of electronic packages can be achieved by a variety of means, and for ball grid array(BGA) packages an effective method is to decrease the pitch between the individual balls. Chip scale package(CSP) and BGA are now one of the major package types. However, a reduced package size has the negative effect of reducing board-level reliability. The reliability concern is for the different thermal expansion rates of the two-substrate materials and how that coefficient CTE mismatch creates added stress to the BGA solder joint when thermal cycled. The point of thermal fatigue in a solder joint is an important factor of BGA packages and knowing at how many thermal cycles can be ran before failure in the solder BGA joint is a must for designing a reliable BGA package. Reliability of the package was one of main issues and underfill was required to improve board-level reliability. By filling between die and substrate, the underfill could enhance the reliability of the device. The effect of underfill on various thermomechanical reliability issues in $\mu$BGA packages is studied in this paper.
본 논문에서는 솔더 레지스트(solder resist)의 두께와 코어의 물성에 따른 인쇄회로기판의 철의 크기와 형상에 대하여 연구하였다. 인쇄회로기판의 굽힘 변형은 적층되는 재료의 열팽창계수의 차이에 의해 발생한다. 따라서 굽힘 변형의 감소를 위해서는 열팽창계수의 차이가 작은 적층 재료를 사용하는 것이 필요하며, 구조 형상에서도 상면과 하면의 불균일성을 완화시킬 필요가 있다. 또한, 적층 재료에서 코어의 강성을 높여 점의 발생을 억제할 수 있다. 코어를 이루는 복합재료는 적층 순서와 섬유 각에 따른 물성 특성의 방향성에 따라 굽힘과 비틀림이 연성되는 현상을 보이며, 이와 같은 성질을 이용하면 휨을 제어할 수 있다. 본 연구에서는 2층으로 구성된 chip scale package (CSP) 기판의 휨에 대한 연구로, 실험 및 유한 요소해석 툴을 이용하여 개선 결과를 도출하였다.
Mold-Flow 3 Die Stack CSP of Mold array packaging with different Gate types. As high density package option such as 3 or 4 die stacking technologies are developed, the major concerning points of mold related qualities such as incomplete mold, exposed wires and wire sweeping issues are increased because of its narrow space between die top and mold surface and higher wiring density. Full 3D rheokinetic simulation of Mold flow for 3 die stacking structure case was done with the rheological parameters acquired from Slit-Die rheometer and DSC of commercial EMC. The center gate showed severe void but corner gate showed relatively better void performance. But in case of wire sweeping related, the center gate type showed less wire sweeping than corner gate types. From the simulation results, corner gate types showed increased velocity, shear stress and mold pressure near the gate and final filling zone. The experimental Case study and the Mold flow simulation showed good agreement on the mold void and wire sweeping related prediction. Full 3D simulation methodologies with proper rheokinetic material characterization by thermal and rheological instruments enable the prediction of micro-scale mold filling behavior in the multi die stacking and other complicated packaging structures for the future application.
표면실장 공법을 통해 CSP 패키지를 보드에 실장 하는데 있어 무연솔더 접합부의 신뢰성에 영향을 미치는 인자 중 가장 중요한 것은 접합부에 형성되는 IMC (Intermetallic compound, 금속간화합물)인 것으로 알려져 있다. 접합부의 칩 부분에는 솔더와 칩의 UBM (Under bump metalization)이 접합하여 IMC가 형성되나, 보드 부분에는 솔더와 보드의 UBM 뿐만 아니라 그 사이에 솔더 페이스트가 함께 접합되어 IMC가 형성된다. 본 연구에서는 패키지의 신뢰성 연구를 위해 솔더 페이스트의 유무 및 두께에 따른 무연 솔더 접합부의 미세조직의 변화를 분석하였다. 본 실험에서는 Sn-3.0(Wt.%)Ag-0.5Cu 조성과 본 연구진에 의해 개발된 Sn-Ag-Cu-In 조성의 직경 $450{\mu}m$ 솔더 볼을 사용하였으며, 솔더 페이스트는 상용 Sn-3.0Ag-0.5Cu (ALPHA OM-325)를 사용하였다. 칩은 ENIG (Electroless nickel immersion gold) finish pad가 형성된 CSP (Chip scale package)를, 보드는 OSP (Organic solderability preservative)/Cu finish pad가 형성된 것을 사용하였다. 실험 방법은 보드를 솔더 페이스트 없이 플라즈마 처리 한 것, 솔더 페이스트를 $30{\mu}m$ 두께로 인쇄한 것, $120{\mu}m$의 두께로 인쇄한 것, 이렇게 3가지 조건으로 준비한 후, 솔더 볼이 bumping된 칩을 mounting하여, $242^{\circ}C$의 peak 온도 조건의 oven(1809UL, Heller)에서 reflow를 실시하여 패키지를 형성하였다. 이후 시편은 정밀 연마한 후, OM(Optical Microscopic)과 SEM(scanning electron microscope) 및 EDS(energy dispersive spectroscope)를 사용하여 솔더 접합부 IMC의 미세조직을 관찰, 분석하였다.
더욱 작고 얇고 빠르며, 많은 기능을 가진 모바일 기기에 대한 요구가 그 어느 때보다 높다. 이에 대한 기술적 대응의 하나로 여러 개의 칩을 적층하는 Stacked Chip Scale Package(SCSP)가 어셈블리 업계에서 사용되고 있다. 다수의 칩을 접착하는 유기접착제로는 필름형 접착제인 die attach film(DAF)가 사용된다. 칩과 유기기판의 접착의 경우, DAF가 기판의 단차를 채우기 위해서는 고온에서 높은 유동성이 요구된다. 또한 와이어 사이를 채우면서 고용량 메모리와 같이 동일한 크기의 칩을 접착하는 DAF의 경우에도, 본딩 온도에서 높은 유동성이 요구된다. 본 연구에서는 DAF의 주요 원재료 3성분에 대한 혼합물 설계 실험계획법을 통하여 고온에서 낮은 탄성계수를 갖도록 최적화하고, 이에 따른 점착 특성 및 경화 특성을 평가하였다. 3성분은 아크릴 고분자(SG-P3)와 연화점이 다른 두 개의 고상에폭시 수지(YD011과 YDCN500-1P)이다. 실험계획법 평가 결과에 따르면, 고온에서는 아크릴 고분자 SG-P3의 함량이 작을수록 탄성계수가 작은 값을 나타내었다. $100^{\circ}C$에서의 탄성계수는 SG-P3의 함량이 20% 감소한 경우, 1.0 MPa에서 0.2 MPa 수준으로 감소하였다. 반면, 상온에서의 탄성계수는 연화점이 높은 에폭시 YD011에 의해 크게 좌우되었다. 최적 처방은 UV 다이싱 테이프를 적용시 98.4% 수준의 비교적 양호한 다이픽업 성능을 나타냈다. 유리칩을 실리콘 기판에 부착하고 에폭시를 1단계 경화시킨 경우, 크랙이 발생하였으나, 아민 경화 촉진제의 함량 증가와 2단계 경화를 통하여 크랙의 발생을 최소화할 수 있었다. 이미다졸계 촉진제가 아민계 촉진제에 비해 효과가 우수하였다.
휴대용기기에 대한 경박단소 및 빠른 속도에 대한 요구는 반도체 패키징 기술에도 변화를 가져왔다. 이에 대한 대응의 하나로 stacked chip scale package(SCSP)가 업계에서 사용되고 있다. SCSP를 구현하기 위한 핵심소재 중의 하나가 die attach film(DAF)이다. 특히, 다이와 기판을 접착하거나 다이와 다이를 접착하는 경우, DAF의 접착필름은 기판의 단차나 본딩 와이어 사이를 기공의 발생 없이 채우기 위해 우수한 고온 유동성이 요구된다. 그러나 이 경우 경화 크랙의 발생을 최소화하기 위해 2단계 경화가 종종 요구되나, 공정시간 단축을 위해서는 1단계 경화가 바람직하다. 본 연구에서는 DAF 접착필름의 조성물을 경화 성분(에폭시 수지), 유연 성분(고무성분), 딱딱한 성분(페녹시수지, 실리카), 3개 군으로 분류하고, 조성물의 변화에 따른 1단계 경화시 경화 크랙, 고온 유동성, die attach (DA) 기공발생에 대한 영향을 혼합물 실험 설계법를 통해 살펴보았다. 경화 크랙은 딱딱한 성분 함량에 가장 크게 영향을 받았으며, 함량이 증가할수록 경화 크랙이 감소하였다. DA 기공의 발생은 딱딱한 성분의 함량이 감소할수록 감소하였으며, 특히, 딱딱한 성분의 함량이 적은 경우는 경화 성분의 함량이 감소할수록, 기공의 발생이 억제되었다. 고온 유동성은 100℃ 저장탄성 계수와 120℃에서의 블리드 아웃(BL-120)으로 평가되었다. 100℃의 고온 저장탄성률은 딱딱한 성분의 감소가 중요하였고, 유동성 지표인 BL-120의 경우는 경화 성분의 함량의 증가와 딱딱한 성분의 감소가 동시에 중요하였다.
지난 10여년 동안 Sn-3.0Ag-0.5(wt%)Cu 합금은 대표 무연솔더 조성으로 다양한 전자제품의 실장 및 접합에 적용되어 왔으며, 그 신뢰성 역시 충분히 검증된 바 있다. 그러나 최근 Ag 가격의 급격한 상승과 솔더 접합부의 내 충격 신뢰성을 보다 향상시키고자 하는 업계의 동향은 Ag의 함량이 낮은 무연솔더 조성의 적용 확대를 유도하고 있다. 이에 따라 본 연구자들은 저 Ag 함유 무연슬더로 Sn-1.2Ag-0.5Cu-0.4In 조성을 제안한 바 있는데, 이는 Sn-3.0Ag-0.5Cu 조성 이상의 solderability를 가지면서도 그 금속원료 가격이 약 20% 가량 저렴한 특징을 가진다. 또한 열 싸이클링 (cycling) 테스트를 통한 슬더 조인트의 신뢰성을 평가한 결과, Sn-3.0Ag-0.5Cu에 크게 뒤떨어지지 않는 양호한 특성이 관찰되었다. 따라서 본 연구에서는 열 싸이클링 테스트와 더불어 최근 그 중요성이 지속적으로 커지고 있는 내 충격 신뢰성 평가 시험을 실시하여 개발된 4원계 무연솔더 조성의 기계적 특성을 기존 무연솔더 조성과 비교, 분석해 보았다. 각 솔더 조성은 솔더 볼 형태로 제조되어 CSP(Chip Scale Package) 상에 범핑 (bumping)되었으며, CSP를 PCB(Printed Circuit Board) 상에 실장하는 공정에서도 Sn-3.0Ag-0.5Cu 및 Sn-1.2Ag-0.5Cu-0.4In의 두 종류의 솔더 페이스트가 사용되었다. 본 연구에서의 내 충격 신뢰성 시험에는 자체 제작한 rod drop 시험기를 사용하였는데, 고정된 CSP 실장 board의 후면 부위를 일정한 높이에서 추를 반복적으로 자유 낙하시켜 급격한 충격을 주는 방식으로 실험을 실시하였다. 이 때 추의 무게는 30g, 낙하 높이는 10cm 였으며, 추의 낙하 시 측정된 board 의 휨 변위량은 약 0.7mm로 측정되었다. 사용된 CSP와 PCB 는 모두 daisy chain 방식으로 연결되어 있기 때문에 저항측정기를 사용한 간단한 실시간 저항 측정 방법으로 시험 이력에 따른 파단부의 발생 시점과 대략의 위치를 손쉽게 확인할 수 있었다. 솔더 조인트의 파단 기준 저항값으로 $1000\Omega$을 설정하였으며. 각 조건 당 5 개 이상의 샘플에 대해 평가를 실시한 후 그 평균값을 조사하였다. 시험 결과 제안된 Sn-1.2Ag-0.5Cu-0.4In 조성은 대표적인 저 Ag 함유 조성인 Sn-1.0Ag-0.5Cu에 비해서는 떨어지는 내 충격 신뢰성을 나타내었지만, 우수한 연성에 기인하여 Sn-3.0Ag-0.5Cu 조성에 비해서는 약 2 배 이상 우수한 신뢰성이 관찰되었다. 또한 CSP의 실장 시 Sn-3.0Ag-0.5Cu보다 Sn-1.2Ag-0.5Cu-0.4In 조성 솔더 페이스트를 적용한 경우에서 보다 우수한 내 충격 신뢰성을 나타내어 기본적으로 개발된 Sn-1.2Ag-0.5Cu-0.4In 솔더 페이스트가 Sn-3.0Ag-0.5Cu 조성의 기존 솔더 페이스트 보다 내 충격 신뢰성이 우수함을 검증할 수 있었다. 각 조성의 솔더 조인트를 $150^{\circ}C$ 에서 500시간 aging한 후 실시한 내 충격 신뢰성 평가에서는 모든 조성에서 그 신뢰성이 급감하는 경항을 나타내었으나, Sn-1.2Ag-0.5Cu-0.4In가 Sn-l.0Ag-0.5Cu보다도 그 상대적인 신뢰성이 우수한 것으로 관찰되었다. 이와 같이 aging 후 실시하는 충격시험은 가장 실제적인 상황과 유사한 조건이므로 상기의 실험 결과는 매우 고무적이었으며, 이에 대한 보다 면밀한 분석이 요청되었다. 마지막으로 파면 및 미세조직 관찰을 통하여 각 조성에서의 충격 파단 특성을 비교, 분석해 보았다.
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[게시일 2004년 10월 1일]
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