• 대한전자공학회논문지SD
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• 제38권6호
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• pp.390-397
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• 2001

GIDL(Gate-Induced Drain-Leakage)을 줄일 수 있는 새로운 구조의 ESD(Elevated Source Drain) MOSFET을 제안하고 분석하였다. 제안된 구조는 SDE(Source Drain Extension) 영역이 들려진 형태를 갖고 있어서 SDE 임플란트시 매우 낮은 에너지 이온주입으로 인한 저활성화(low-activation) 효과를 방지 할 수 있다. 제안된 구조는 건식 식각 및 LAT(Large-Angle-Tilted) 이온주입 방법을 사용하여 소오스/드레인 구조를 결정한다. 기존의 LDD MOSFET과의 비교 시뮬레이션 결과, 제안된 ESD MOSFET은 전류 구동능력은 가장 크면서 GIDL 및 DIBL(Drain Induced Barrier Lowering) 값은 효과적으로 감소시킬 수 있음을 확인하였다. GIDL 전류가 감소되는 원인으로는 최대 전계의 위치가 드레인 쪽으로 이동함에 따라 최대 밴드간 터널링이 일어나는 곳에서의 최대 전계값이 감소되기 때문이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.8-22
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• 2014

In the past few decades, CMOS logic technologies and devices have been successfully developed with the steady miniaturization of the feature size. At the sub-30-nm CMOS technology nodes, one of the main hurdles for continuously and successfully scaling down CMOS devices is the parametric failure caused by random variations such as line edge roughness (LER), random dopant fluctuation (RDF), and work-function variation (WFV). The characteristics of each random variation source and its effect on advanced device structures such as multigate and ultra-thin-body devices (vs. conventional planar bulk MOSFET) are discussed in detail. Further, suggested are suppression methods for the LER-, RDF-, and WFV-induced threshold voltage (VTH) variations in advanced CMOS logic technologies including the double-patterning and double-etching (2P2E) technique and in advanced device structures including the fully depleted silicon-on-insulator (FD-SOI) MOSFET and FinFET/tri-gate MOSFET at the sub-30-nm nodes. The segmented-channel MOSFET (SegFET) and junctionless transistor (JLT) that can suppress the random variations and the SegFET-/JLT-based static random access memory (SRAM) cell that enhance the read and write margins at a time, though generally with a trade-off between the read and the write margins, are introduced.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.105-110
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• 2008

식각 형상비에 의해 경사형 스페이스를 갖는 도핑 산화막을 이용한 LDD 영역을 갖도록 제작한 다결정 TFT의 새로운 구조를 제안한다. 소자 특성의 신뢰성을 위해 수소($H_2$)와 수소/플라즈마 처리 공정으로 다결정 실리콘에 수소 처리시킨 n-채널 다결정 실리콘 TFT 소자를 제작하였다. 소자에 최대 누설전류의 게이트 전압 조건에서 소자에 스트레스를 인가시켰다. 게이트 전압 스트레스 조건에 의해 야기되는 열화 특성인자들은 드레인 전류, 문턱전압($V_{th}$), 부-문턱전압 기울기(S), 최대 전달 컨덕턴스($g_m$), 그리고 파워인자 값을 측정/추출하였으며, 수소처리 공정이 소자 특성의 열화 결과에 미치는 관계를 분석하였다. 특성 파라미터의 분석 결과로써, 수소화 처리시킨 n-채널 다결정 실리콘 박막 트랜지스터에서 열화특성의 원인들은 다결정 실리콘/산화막의 계면과 다결정 실리콘의 그레인 경계에서 실리콘-수소 본드의 해리에 의한 현수 본드의 증가이었다. 이 증가가 소자의 핫-캐리어와 결합으로 개선된 열화 특성의 원인이 되었다. 따라서 새로 제안한 다결정 TFT의 구조는 제작 공정 단계가 간단하며, 소자 특성에서 누설전류가 드레인 영역 근처 감소된 수평 전계에 의해 감소되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권3호
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• pp.149-158
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• 2005

This paper describes design, fabrication, and application of the silicon based temperature controllable micro reactor. In order to achieve fast temperature variation and low energy consumption, reaction chamber of the micro reactor was thermally isolated by etching the highly conductive silicon around the reaction chamber. Compared with the model not having thermally isolated structure, the thermally isolated micro reactor showed enhanced thermal performances such as fast temperature variation and low energy consumption. The performance enhancements of the micro reactor due to etched holes were verified by thermal experiment and numerical analysis. Regarding to 42 percents reduction of the thermal mass achieved by the etched holes, approximately 4 times faster thermal variation and 5 times smaller energy consumption were acquired. The total size of the fabricated micro reactor was $37{\times}30{\times}1mm^{3}$. Microchannel and reaction chamber were formed on the silicon substrate. The openings of channel and chamber were covered by the glass substrate. The Pt electrodes for heater and sensor are fabricated on the backside of silicon substrate below the reaction chamber. The dimension of channel cross section was $200{\times}100{\mu}m^{2}$. The volume of reaction chamber was $4{\mu}l$. The temperature of the micro reactor was controlled and measured simultaneously with NI DAQ PCI-MIO-16E-l board and LabVIEW program. Finally, the fabricated micro reactor and the temperature control system were applied to the thermal denaturation and the trypsin digestion of protein. BSA(bovine serum albumin) was chosen for the test sample. It was successfully shown that BSA was successfully denatured at $75^{\circ}C$ for 1 min and digested by trypsin at $37^{\circ}C$ for 10 min.

• 멤브레인
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• 제30권1호
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• pp.38-45
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• 2020

리튬금속전지(LMB)는 매우 큰 이론 용량을 갖지만 단락(short circuit), 수명 감소 등을 야기하는 덴드라이트(dendrite)가 형성되는 큰 문제점을 갖고 있다. 본 연구에서는 poly(dimethylsiloxane) (PDMS)에 graphene oxide (GO) nanosheet를 고르게 분산시킨 PDMS/GO 복합체를 합성하였고 이를 박막 형태로 코팅하여 덴드라이트의 형성을 물리적으로 억제할 수 있는 막의 효과를 이끌어내었다. PDMS의 경우, 그 자체로는 이온 전도체가 아니기 때문에 리튬 이온의 통로를 형성시켜 리튬 이온의 이동을 원활하게 하기 위하여 5wt% 불산(HF)으로 에칭하여 PDMS/GO 박막이 이온전도성을 가질 수 있도록 하였다. 주사전자현미경(scanning electron microscopy, SEM)을 통해 전면 및 단면을 관찰하여 PDMS/GO 박막의 형상을 확인하였다. 그리고 PDMS/GO 박막을 리튬금속전지에 적용하여 실시한 배터리 테스트 결과, 100번째 사이클까지 쿨롱 효율(columbic efficiency)이 평균 87.4%로 유지되었고, 박막이 코팅되지 않은 구리 전극보다 과전압이 감소되었음을 전압 구배(voltage profile)를 통해 확인하였다.