• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.310-310
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• 2016

최근 NAND flash memory는 높은 집적성과 데이터의 비휘발성, 낮은 소비전력, 간단한 입, 출력 등의 장점들로 인해 핸드폰, MP3, USB 등의 휴대용 저장 장치 및 노트북 시장에서 많이 이용되어 왔다. 특히, 최근에는 smart watch, wearable device등과 같은 차세대 디스플레이 소자에 대한 관심이 증가함에 따라 유연하고 투명한 메모리 소자에 대한 연구가 다양하게 진행되고 있다. 대표적인 플래시 메모리 소자의 구조로 charge trapping type flash memory (CTF)가 있다. CTF 메모리 소자는 trap layer의 trap site를 이용하여 메모리 동작을 하는 소자이다. 하지만 작은 window의 크기, trap site의 열화로 인해 메모리 특성이 나빠지는 문제점 등이 있다. 따라서 최근, trap layer에 다양한 물질을 적용하여 CTF 소자의 문제점을 해결하고자 하는 연구들이 진행되고 있다. 특히, 산화물 반도체인 zinc oxide (ZnO)를 trap layer로 하는 CTF 메모리 소자가 최근 몇몇 보고 되었다. 산화물 반도체인 ZnO는 n-type 반도체이며, shallow와 deep trap site를 동시에 가지고 있는 독특한 물질이다. 이 특성으로 인해 메모리 소자의 programming 시에는 deep trap site에 charging이 일어나고, erasing 시에는 shallow trap site에 캐리어들이 쉽게 공급되면서 deep trap site에 갇혀있던 charge가 쉽게 de-trapped 된다는 장점을 가지고 있다. 따라서, 본 실험에서는 산화물 반도체인 ZnO를 trap layer로 하는 CTF 소자의 메모리 특성을 확인하기 위해 간단한 구조인 metal-oxide capacitor (MOSCAP)구조로 제작하여 메모리 특성을 평가하였다. 먼저, RCA cleaning 처리된 n-Si bulk 기판 위에 tunnel layer인 SiO2 5 nm를 rf sputter로 증착한 후 furnace 장비를 이용하여 forming gas annealing을 $450^{\circ}C$에서 실시하였다. 그 후 ZnO를 20 nm, SiO2를 30 nm rf sputter로 증착한 후, 상부전극을 E-beam evaporator 장비를 사용하여 Al 150 nm를 증착하였다. 제작된 소자의 신뢰성 및 내구성 평가를 위해 상온에서 retention과 endurance 측정을 진행하였다. 상온에서의 endurance 측정결과 1000 cycles에서 약 19.08%의 charge loss를 보였으며, Retention 측정결과, 10년 후 약 33.57%의 charge loss를 보여 좋은 메모리 특성을 가지는 것을 확인하였다. 본 실험 결과를 바탕으로, 차세대 메모리 시장에서 trap layer 물질로 산화물 반도체를 사용하는 CTF의 연구 및 계발, 활용가치가 높을 것으로 기대된다.

• 한국세라믹학회지
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• 제40권11호
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• pp.1090-1095
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• 2003

본 논문에서는 고품질 적층형 수동 소자의 모델링 및 설계에 관하여 연구하였고, 설계된 수동 소자를 이용하여 안테나 스위치 모듈 내에 포함된 이중 대역 GSM/DCS 대역 분리용 적층형 다이플렉서를 설계$.$제작하여 그 특성을 고찰하였다. 적층형 수동 소자는 시스템의 소형화를 위해 인덕터는 정방형 스파이럴 구조로, 캐패시터는 입체적인 인터디지털 형태인 VIC 구조로 설계하였다. GSM 저역 통과 필터는 0.55 dB 이하의 삽입 손실과 12dB 이상의 반사 손실을 나타내며, 통과 대역 위쪽 저지 대역인 1800 MHz 부근에 감쇠극이 존재하도록 설계함으로써 DCS 통과 대역에서 26 dB 이상의 저지 특성을 나타내었다. DCS 고역 통과 필터는 0.82 dB 이하의 삽입 손실과 11 dB 이상의 반사손실을 가지며, 통과 대역 아래 쪽 저지 대역인 930 MHz 부근에 감쇠극이 존재하도록 설계함으로써 GSM 통과 대역에서 38 dB 이상의 저지 특성을 나타내었다.

• 전기전자학회논문지
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• 제23권3호
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• pp.962-970
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• 2019

본 논문에서는 자기구동 동기스위치를 이용한 비절연 고효율 고전압출력 DC-DC 컨버터를 제안한다. 제안하는 컨버터는 전통적인 승압형 DC-DC 컨버터 구조에 탭형 인덕터를 적용함으로써 고전압출력을 달성하며 주스위치부에 무손실 커패시터-다이오드(LCD, lossless capacitor-diode) 스너버를 적용하여 스위치 전압스트레스를 저감한다. 그리고 출력부에 다이오드 대신에 동기스위치를 적용함으로써 역회복 문제를 해결하고 고효율을 달성한다. 제안한 컨버터의 동기스위치는 자기구동방식을 이용하고 단순한 구조를 가진다. 본 논문에서는 제안한 컨버터의 동작원리를 먼저 설명하고, 후에 컨버터 프로토타입의 설계예를 제시한다. 그리고 설계된 회로파라미터로 제작된 프로토타입의 실험결과로써 제안한 컨버터의 특성을 보인다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1997년도 추계학술대회 논문집
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• pp.25-29
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• 1997

Capacitor-type MONOS (metal-oxide-nitride-oxide- semiconductor) NVSMs with 23$\AA$ tunneling oxide and 40$\AA$ blocking oxide were fabricated. The thicknesses of nitride layer were 45$\AA$, 91$\AA$ and 223$\AA$, Breakdown characteristics of MONOS devices were measured to investigate the reliability of superthin ONO structure using ramp voltage and constant voltage method. Reducing the nitride thickness will significantly increase the reliablity of MONOS NVSM.

• 전기전자학회논문지
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• 제22권4호
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• pp.1006-1011
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• 2018

본 논문은 멀티비트 플라잉 커패시터의 전압제어를 이용한 3-레벨 벅 변환기를 제안한다. 기존의 3-레벨 벅 변환기는 플라잉 커패시터 전압을 제어하지 못하여 동작이 불안정하거나 플라잉 커패시터 전압을 제어하는 회로가 PWM방식에 적용되지 못하는 문제가 있었다. 또한 부하전류에 증가할 때 인덕터 전압에 오차가 발생하였다. 본 논문에서 제안하는 구조는 입력이 4개인 차동증폭기와 공통모드 피드백 회로를 이용하여 PWM모드에서 플라잉 커패시터 전압을 제어할 수 있다. 또한 3비트 플라잉 커패시터 전압 제어회로를 제안하여 부하전류에 따른 3-레벨 벅 변환기의 동작을 최적화할 수 있으며 슈미트 트리거 회로를 이용한 삼각파 생성 회로를 제안하였다. 제안하는 3-레벨 벅 변환기는 $0.18{\mu}m$ CMOS 공정으로 설계되었으며 2.7~3.6V의 공급 전압 범위와 0.7V~2.4V의 출력 전압 범위를 갖는다. 동작 주파수는 2MHz, 부하전류 범위는 30mA~500mA이며 출력 전압 리플은 최대 32.5mV로 측정되었다. 측정 결과 130mA의 부하전류에서 약 85%의 최대 전력변환 효율을 보인다.

• 한국전자파학회논문지
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• 제16권8호
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• pp.783-789
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• 2005

본 논문은 glass 기판 위에 RE IPD(Integrated Passive Device) 기술을 이용하여 dual band 방향성 커플러의 새로운 설계와 구현을 하였으며, 이러한 구조는 전력 증폭기의 출력부에 closed loop 전력 제 어용 GSM/GPRS cellular phones에 적용할 수 있다. 커플러는 방향성 향상을 위하여 보상 capacitor를 이용하였으며, 상호 밴드의 간섭을 최소화하기 위하여 새로운 방법의 필터링 구조(diplexer)를 갖는 커플러를 구현하였다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2005년도 International Meeting on Information Displayvol.II
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• pp.1284-1287
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• 2005

Peripheral pentacene region gives a significant influence on C-V characteristics of metal-oxide-pentacene capacitor structure. When the gate voltage goes toward negative, the effect of peripheral pentacene region becomes larger. Remaining gate DC bias constant and changing small signal frequency, the capacitance of peripheral pentacene changes along with frequency so that the total capacitance value also changes. The influence of peripheral pentacene region should be removed to measure accurate C-V characteristics, because it is hard to take into account the effect of the region quantitatively. After removing the influence of peripheral pentacene region, acceptor concentration, flat band voltage and depletion width of pentacene thin film are extracted from an accurate C-V curve as $1.58{\times}10^{17}cm^{-3}$, -1.54 V and 39.4 nm, respectively.

• 마이크로전자및패키징학회지
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• 제11권1호
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• pp.71-76
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• 2004

무선 이동 통신에 응용할 수 있는 소형의 집적된 형태의 여파기를 LTCC기술과 인터디지털 커패시터 (Interdigital capacitor)를 가진 컴라인 타입(Combline type)의 구조를 이용해 구현했다. 또한 T 패턴을 가지는 마이크로스트립(Microstrip)타입의 공진기를 이용해 LTCC 기판의 전기적 성능을 측정했다. 구현된 여파기는 인터디지털과 컴라인 구조를 이용해 2.7mm${\times}$2.03mm의 비교적 소형으로 구현할 수 있었고 5.09 GHz의 중심주파수에서 1.8 dB의 삽입손실, 37.6 dB의 반사손실, 그리고 280 MHz의 대역폭을 가졌다. 제안된 여파기는 작은 크기와 간단한 구조로 인해 여러 가지 LTCC기판의 집적형 여파기로 응용될 수 있을 것이다.

• 한국전자파학회논문지
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• 제10권1호
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• pp.32-43
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• 1999

본 논문에서는 QMSA에 전기력선의 제한이 없도록 용량을 장하한 변형된 QMSA를 설계했다. 설계.제작 된 안테나는 2.0 GHz의 중심 주파수에서 5.7 %의 대역폭을 갖고 임의의 급전점 변화에 따라 대역폭과 공진 주파수의 변화를 보였다. 용량을 장하하기 위한 좌. 우측 평행 평판사이 넓은 스롯폭의 크기는 매우 넓은 대역폭을 갖기 때문에 광대역 통신 시스템에 응용휠 수 있다. 설계된 안테나의 방사 패턴 특성은 다이폴 구조와 개구연 구조 해석법을 기초로 하였다. 계산 결과, 상대적인 후방 방사는 -5dB 정도였다.

• 한국정보통신학회논문지
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• 제4권4호
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• pp.809-815
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• 2000

The box capacitor structure with HSG-Si described here reliably achieves a cell capacitance of 28fF with a cell area of a $0.4820\mum^2$ for 128Mbit DRAM. An HSG-Si formation technology with seeding method, which employs Si2H6 molecule irradiation and annealing, was applied for realizing 64Mbit and larger DRAMS. By using this technique, grain size controlled HSG-Si can be fabricated on in-situ phosphorous doped amorphous silicon electrodes. The HSG-Si fabrication technology achieves twice the storage capacitance with high reliability for the stacked capacitors.The box capacitor structure with HSG-Si described here reliably achieves a cell capacitance of 28fF with a cell area of a $0.4820\mum^2$ for 128Mbit DRAM. An HSG-Si formation technology with seeding method, which employs Si2H6 molecule irradiation and annealing, was applied for realizing 64Mbit and larger DRAMS. By using this technique, grain size controlled HSG-Si can be fabricated on in-situ phosphorous doped amorphous silicon electrodes. The HSG-Si fabrication technology achieves twice the storage capacitance with high reliability for the stacked capacitors.