• JSTS:Journal of Semiconductor Technology and Science
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• 제7권2호
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• pp.98-101
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• 2007

A fully integrated 5-GHz CMOS power amplifier for IEEE 802.11a WLAN applications is implemented using $0.18-{\mu}m$ CMOS technology. An on-chip transmission-line transformer is used for output matching network and voltage combining. Input balun, inter-stage matching components, output transmission line transformer and RF chokes are fully integrated in the designed amplifier so that no external components are required. The power amplifier occupies a total area of $1.7mm{\times}1.2mm$. At a 3.3-V supply voltage, the amplifier exhibits a 22.6-dBm output 1-dB compression point, 23.8-dBm saturated output power, 25-dB power gain. The measured power added efficiency (PAE) is 20.1 % at max. peak, 18.8% at P1dB. When 54 Mbps/64 QAM OFDM signal is applied, the PA delivers 12dBm of average power at the EVM of -25dB.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 학술대회지
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• pp.499-502
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• 2004

A two-stage Class E power amplifier operated at 2.44GHz is designed in 0.25-$\mu$m CMOS process for Class-l Bluetooth application. The power amplifier employs c1ass-E topology to exploit its soft-switching property for high efficiency. A preamplifter with common-mode configuration is used to drive the output-stage of Class-E type. The amplifier delivers 20-dBm output power with 70$\%$ PAE (power -added-efficiency) at 2-V supply voltage.

• 전기학회논문지
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• 제64권12호
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• pp.1737-1741
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• 2015

A multi-channel CMOS transimpedance amplifier(TIA) array is realized in a $0.18-{\mu}m$ CMOS technology for the applications of panoramic scan LADAR systems. Each channel consists of a PIN photodiode and a feed-forward TIA that exploits an inverter input stage followed by a feed-forward common-source amplifier so as to achieve lower noise and higher gain than a conventional voltage-mode inverter TIA. Measured results demonstrate that each channel achieves $76-dB{\Omega}$ transimpedance gain, 720-MHz bandwidth, and -20.5-dBm sensitivity for $10^{-9}$ BER. Also, a single channel dissipates the power dissipation of 30 mW from a single 1.8-V supply, and shows less than -33-dB crosstalk between adjacent channels.

• 한국통신학회논문지
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• 제18권6호
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• pp.854-862
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• 1993

CMOS아날로그 및 아날로그 디지탈시스템은 여러 개의 기본회로로 구성되어지며 그중에서도 증폭회로 부분은 시스템의 성능을 결정할 수도 있는 중요한 블럭중에 하나이다. 증폭회로는 시스템에서 사용되어지는 용도에 따라서 여러가지 구조(고이득, 저전력, 고속회로등)를 가지며 이러한 증폭회로를 설계하기 위하여 증폭기내의 입력증폭단의 설계 방법도 다양하다. 본 논문에서는 CMOS 상보형 차동이득 구조를 갖는 새로운 형태의 입력 차동증폭 회로를 제안하였다. 제안된 회로는 CMOS 상보형 회로에 의하여 고이득 특성을 가지며, 바이어스 전류를 내부적으로 공급하여 전체 시스템 구성시, 바이어스회로를 구성하기 위한 트랜지스터의 수를 줄일 수 있다. 이 회로를 표준 $1.5{\mu}m$ 공정파라메타를 이용한 SPICE 시뮬레이션을 통하여 광범위하게 이용되고 있는 CMOS 차동증폭 회로와 비교해 본 결과, 오프셋, 위상마진등의 특성이 그대로 유지된 상태에서 이득이 배가 되었다. 또한 제안된 회로를 이용하여 높은 출력스윙(-4.5V-+4.5V)과 함께 7nsec(CL-1pF) 이하의 세틀링시간을 갖을 수 있는 CMOS비교기를 설계하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.526-529
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• 1998

This paper describes new sense amplifier with fast sensing delay time of 0.54ns and 32kb CMOS embedded SRAM with 4.67ns access time for a 3-V powr supply. It was achieved using the sense amplifier with multiple point sensing scheme and high speed bit-line scheme. The sense amplifier saves 25% of the power dissipation compared with the conventional one while maintaining a very short sensing delay. The SRAM uses 0.5.mu.m double-polysilicon and triplemetal CMOS process technology. A die size is 1.78mm*2.13mm.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.538-541
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• 1998

This paper describes the development of 5.15ns 32kb asynchronous CMOS SRAM using 0.6.mu.m CMOS technology. The proposed high speed embedded SRAM is realized with optimized control circuit and sense amplifier at a power supply of 3V. Using proposed control circuit, the delay time from address input to wordline 'on' is reduced by 33% and mismatch-insensitive sense amplifier can sense a small difference of bit-line voltage fast and stably.

• Journal of Electrical Engineering and information Science
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• 제3권3호
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• pp.300-305
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• 1998

This paper describes new sense amplifier with fast sensing delay time of 0.54ns and 32kb CMOS embedded SRAM with 4.67 ns access time for a 3-V power supply. It was achieved using the sense amplifier with multiple point sensing scheme and highs peed bit-line scheme. The sense amplifier saves 25% of the power dissipation compared with the conventional one while maintaining a very short sensing delay. The SRAM uses 0.5m double-polysilicon and triple-metal CMOS process technology. A die size is 1.78${\times}$mm2.13mm.

• 대한전자공학회논문지SD
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• 제44권10호
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• pp.33-37
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• 2007

본 논문에서는 vertical shunt symmetric inductor를 이용하여 CMOS LNA의 설계에 있어서 회로의 면적을 줄이는 설계기술 및 구현에 관한 내용을 제시하고자 한다. 본 연구에 있어서 vertical shunt symmetric inductor는 LNA의 입력단과 출력단을 3GHz로 정합하기 위해서 사용되었다. 이렇게 구현된 보다 면적에 있어서 효율적인 증폭기를 0.18um digital logic공정으로 구현되었다. 본 논문에서는 일반적으로 LNA에서 사용하고 있는 inductor를 이용하는 경우와, vertical shunt symmetric inductor를 이용하여 LNA를 설계하는 경우에 대한 부분을 비교하였고, 최종적으로 면적에 효율적인 회로설계 기술을 제시하고자 한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.545-546
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• 2008

This paper presents a low power CMOS low noise amplifier for UWB applications. To reduce the power consumption, two cascode amplifiers was stacked in DC. Designed with $0.18-{\mu}m$ CMOS technology, the proposed LNA achieves 20dB flat gain, below 3dB noise figure, and the power consumption of 5.2mW from a 1.8 V supply voltage.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.56-62
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• 2002

문턱전압 스윙 드라이버(threshold voltage swing driver)와 이중 감지 증폭기 리시버(dual sense amplifier receiver)를 가진 새로군 고속 저전압 스윙 온 칩 버스 (on-chip BUS)를 제안하였다. 문턱전압 스윙 드라이버는 버스에서의 전압상승 시간을 CMOS 인버터(inverter) 드라이버에서의 약 30% 이내로 줄여주고, 이중 감지 증폭기 리시버는 감지 증폭기 리시버를 사용하는 기존의 저전압 스윙 버스들의 데이터 전송량을 두 배 향상시켜 준다. 문턱전압 스윙 드라이버와 이중 감지 증폭기 리시버를 모두 사용할 경우, 온 칩 버스에서 사용하는 기존의 CMOS 인버터와 비교하여 제안된 방식은 약 60%의 속도 증가와 75%의 소모전력 감소를 얻는다.