• ETRI Journal
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• 제35권5호
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• pp.819-826
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• 2013

A class-D audio amplifier for a digital hearing aid is described. The class-D amplifier operates with a pulse-code modulated (PCM) digital input and consists of an interpolation filter, a digital sigma-delta modulator (SDM), and an analog SDM, along with an H-bridge power switch. The noise of the power switch is suppressed by feeding it back to the input of the analog SDM. The interpolation filter removes the unwanted image tones of the PCM input, improving the linearity and power efficiency. The class-D amplifier is implemented in a 0.13-${\mu}m$ CMOS process. The maximum output power delivered to the receiver (speaker) is 1.19 mW. The measured total harmonic distortion plus noise is 0.015%, and the dynamic range is 86.0 dB. The class-D amplifier consumes 304 ${\mu}W$ from a 1.2-V power supply.

• 한국정보처리학회논문지
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• 제3권5호
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• pp.1229-1239
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• 1996

TV 방송의 부가적인 정보 제공이 활발해지면서 그래픽 중첩 프로세서에 대한 요구가 증대되고 있다. 본 논문에서는 한국형 방송 프로그램 시스템 (Korea Broadcast Programming System: KBPS) 표준안을 만족시키는 KBPS 디코더 ASSP(Application Specific Standard Product)를 설계하고 제작하여 기능을 검증 한다. KBPS 디코더 ASSP는 8 비트 마이크 로프로세서 Z80을 내장하며 그래픽 중첩 제어기, KBPS 스케쥴 디코더, 메모리 제어기, 우선 순위 인터럽트 제어기, 미디 제어기, 적외선 리모콘 수신기, 비동기직렬 통신 제어기, 타이머, 버스 제어기, 범용 병렬 입출력 포트 및 직병렬 인터페이스로 구성한다. 설계한 칩은 0.8 미크론 CMOS 게이트 어레이로 제작하였으며, 약 31,500 게이트가 소요되었고, 14.318MHz 에서 정상 동작하였다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.77-82
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• 2006

직접 변환 방식의 IEEE 802.11a 무선랜 수신기에 사용되는 아날로그 채널 선택 필터에 대하여 기술한다. 채널 선택필터는 10MHz의 차단주파수를 갖는 5차의 체비셰프 필터이며 active-RC 구조로 설계되었다. 2단의 연산증폭기를 사용하였는데, 전력 소모를 최소화하기 위하여 전류재사용 feedforward 주파수 보상 방법을 사용하였다. 필터는 $0.l8{\mu}m$ CMOS 공정을 사용하여 제작하였으며 1.8V의 전원 전압에서 20mW의 전력 소모를 갖고 있으며 19dBV의 out-of-band iIP3를 갖는다.

• 한국전자파학회논문지
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• 제25권1호
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• pp.130-136
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• 2014

본 논문에서는 최근 실리콘 기반의 소자를 이용하여 microwave 대역에서 millimeter wave 대역까지 동작하는 위상 배열 시스템 개발에 관한 연구를 리뷰하고자 한다. 우선 위상 배열 시스템의 중요한 부품인 위상 변위기를 CMOS 공정을 이용한 설계 방법에 대해 논의한다. 그리고 수동형 위상 변위기를 송수신 모듈에 적용하여 한 채널에서 16 채널까지 확장하여 실리콘 칩에 구현을 하였다. 35 GHz 대역에서 동작하는 4 채널 송수신 칩은 200 mW 이하의 저전력 성능을 보여주었다. 또한, 44 GHz 대역에서 16 channel로 확장하여 송신 출력과 선형성을 향상시킬 수 있었다. 능동형 위상 변위기는 Ku band 대역에서 동작하는 2-antenna 4-beam 수신기에 적용하였다. 한 칩에서 4개의 서로 다른 방향의 신호가 존재함으로 신호 간의 커플링을 최소화 하는 방법을 소개하고, 이를 측정을 통해 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.238-246
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• 2011

A 3-5 GHz UWB radar chip in 0.13 ${\mu}m$ CMOS process is presented in this paper. The UWB radar transceiver for surveillance and biometric applications adopts the equivalent time sampling architecture and 4-channel time interleaved samplers to relax the impractical sampling frequency and enhance the overall scanning time. The RF front end (RFFE) includes the wideband LNA and 4-way RF power splitter, and the analog signal processing part consists of the high speed track & hold (T&H) / sample & hold (S&H) and integrator. The interleaved timing clocks are generated using a delay locked loop. The UWB transmitter employs the digitally synthesized topology. The measured NF of RFFE is 9.5 dB in 3-5 GHz. And DLL timing resolution is 50 ps. The measured spectrum of UWB transmitter shows the center frequency within 3-5 GHz satisfying the FCC spectrum mask. The power consumption of receiver and transmitter are 106.5 mW and 57 mW at 1.5 V supply, respectively.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권6호
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• pp.712-717
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• 2014

The performance of npn SiGe HBT on thin film SOI is investigated at 32 nm technology node by applying body bias. An n-well is created underneath thin BOX to isolate the body biased SOI HBT from SOI CMOS. The results show that the HBT voltage gain and power gain can be programmed by applying body bias to the n-well. This HBT can be used in variable gain amplifiers that are widely used in the receiver chain of RF systems. The HBT is compatible with 32 nm FDSOI technology having 10 nm film thickness and 30 nm BOX thickness. As the breakdown voltage increases by applying the body bias, the SOI HBT with 3 V $V_{CE}$ has very high $f_tBV_{CEO}$ product (839 GHzV). The self heating performance of the proposed SOI HBT is studied. The high voltage gain and power gain (60 dB) of this HBT will be useful in designing analog/RF systems which cannot be achieved using 32 nm SOI CMOS (usually voltage gain is in the range of 10-20 dB).

• 융합신호처리학회논문지
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• 제3권1호
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• pp.27-32
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• 2002

본 논문에서 제안한 텔레미트리 시스템은 생체신호를 중거리로 전송하기 위한 RF 송신기와 전자파 간섭의 영향이 없는 광을 매체로한 수신기이다. 텔레미트리 시스템은 of 65$\times$125$\times$45mm크기이며, RF 송신부, 광 수신부와 생체신호 처리를 위한 CMOS 칩으로 구성되어 있다. 제안된 텔레메트리 장점은 전자파에 노출을 최소화하면서 중거리(50m) 텔레메트리가 가능하여, 자유로운 상태에서의 모니터링이 가능하다. 관측 시스템은 실시간 처리를 위해 dual-processor구조로 설계했다. 본 연구에서는 1 채널 360Hz, 16 Bits의 심전도 데이터를 1.42초 간격으로 실시간 웨이브렛 변환할 수 있었다.

• 한국멀티미디어학회논문지
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• 제6권2호
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• pp.325-331
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• 2003

본 논문에서는 0.25$\mu\textrm{m}$ 1-poly 5-metal CMOS n-well 공정 을 이 용하여 나선형 인덕터와 블루투스 수신기에 응용할 수 있는 전압제어 발진기를 제안하였다. 제안된 인덕터는다층 메탈을 이용하여 인덕터의 저항 성분을 감소시켜 블루투스 주파수 대역에서 Q값을 향상시켰다 또한 Q값이 향상된 나선형 인덕터를 이용하여 부성저항 전압제어 발진기를 설계하였다. 설계된 부성저항 발진기의 시뮬레이션 결과는 외부의 커패시턴스가 2pF에서 14pF:까지 변화할 때 발진 주파수대역은 2.33GHz에서 2.58GHz이고, 발진 출력은 0dBm 이상이었다.

• 한국전자파학회논문지
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• 제21권10호
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• pp.1169-1176
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• 2010

본 논문에서는 L1/L2 이중-밴드 GPS(Global Positioning System) 수신기용 RF 전단부를 설계하였다. 수신기는 Low IF 구조이며, 인덕터를 사용하지 않는 광대역 저잡음 증폭기(Low Noise Amplifier: LNA)와 이미지 제거를 위하여 다상 여과기(poly-phase filter)를 포함하는 quadrature 하향 변환 주파수 혼합기(quadrature down-conversion mixer) 및 전류 모드 논리(Current Mode Logic: CML) 주파수 분배기로 구성되어 있다. 저잡음 증폭기와 이미지 제거 주파수 혼합기는 높은 이득과 헤드룸 문제를 해결하기 위하여 전류 블리딩 기술을 이용하였으며, 광대역 입력 정합을 구현하기 위하여 공통 드레인 피드백을 이용하였다. $0.18{\mu}m$ CMOS 공정을 이용해 제작된 RF 전단부는 L1 밴드에서 38 dB 그리고 L2 밴드에서 41 dB의 이득을 보이며, IIP3는 L1 밴드에서 -29 dBm, L2 밴드에서는 -33 dBm이다. 입력 정합은 50 MHz에서 3 GHz까지 -10 dB 이하를 만족하며, 잡음 지수(Noise Figure: NF)는 L1 밴드에서는 3.81dB, L2 밴드에서는 3.71 dB를 보인다. 이미지 주파수 제거율은 36.5 dB이다. 설계된 RF 전단부의 칩 사이즈는 $1.2{\times}1.35mm^2$이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.791-794
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• 2003

The increasing computational capability of processors is driving the need for high bandwidth links to communicate and store the information that is processed. Such links are often an important part of multi processor interconnection, processor-to-memory interfaces and Serial-network interfaces. This paper describes a 0.11-${\mu}{\textrm}{m}$ CMOS 4 Gbp s/pin 3-Level transceiver using RSL/(Rambus Signaling Logic) for high bandwidth. This system which uses a high-gain windowed integrating receiver with wide common-mode range which was designed in order to improve SNR when operating with the smaller input overdrive of 3-Level. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by low pass effects of channel, process-limited on-chip clock frequency, and serial link distance. In order to detect the transmited 4Gbps/pin with 3-Level data sucessfully ,the receiver is designed using 3-stage sense amplifier. The proposed transceiver employes multi-level signaling (3-Level Pulse Amplitude Modulation) using clock multi phase, double data rate and Prbs patten generator. The transceiver shows data rate of 3.2 ~ 4.0 Gbps/pin with a 1GHz internal clock.