• 대한전자공학회논문지SD
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• 제46권9호
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• pp.68-73
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• 2009

본 논문은 CMOS RF 집적 회로 측정 시 측정 회로의 디지털 실시간 제어를 위한 직렬 주변 인터페이스 회로의 풀커스팀(Full Custom) 방식 CMOS 집적 회로 구현과 이의 구동 소프트웨어의 개발에 관하여 기술하였다. 개발된 SPI는 제어하고자 하는 회로의 복잡도에 따라 필요한 어드레스 (Address)의 크기를 쉽게 확장 또는 축소 할 수 있는 구조로 설계 되었고 이의 구동 소프트웨어도 이에 따라 쉽게 재구성할 수 있도록 설계되었다. 따라서, 본 SPI는 다양한 종류의 CMOS RF 집적회로 설계 시 요구되는 복잡도에 따라 최적의 구조로 효과적으로 변경할 수 있도록 구성되었으며 검증대상 RF회로를 효율적으로 검증할 수 있는 장점이 있다. 설계된 재구성형 SPI는 $0.13{\mu}m$ CMOS 공정으로 제작되었으며 동일 칩에 제작된 2.7GHz CMOS RF 분수형 주파수 합성기를 통하여 성공적 검증되었다.

• 한국정보통신학회논문지
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• 제10권7호
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• pp.1266-1274
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• 2006

본 논문에서는 TFT-LCD 구동 IC 모듈의 소형화측면에서 유리한 DC-DC 변환기 회로인 펌핑 커패시터 내장형 비중첩 부스트-클락 전하펌프 (Non-overlap Boosted-Clock Charge Pump: NBCCP) 회로가 제안되었다 .2VDC 전압으로 스윙하는 비중첩 부스트-클럭의 사용으로 기존의 펌핑 커패시터 내장형 크로스-커플드 전하펌프에 비해 펌핑 단의 수를 반으로 줄일 수 있었고, 전하 펌핑 노드의 펌핑된 전하가 입력 단으로 역류되는 현상을 방지하였다 . 그 결과 제안된 펌핑 커패시터 내장형 비중첩 부스트-클럭 전하펌프 회로는 기존의 펌핑 커패시터 내장형 크로스-커플드 전하펌프에 비해 펌핑 전류가 증가하였고, 레이아웃 면적은 감소되었다. 제안된 TFT-LCD 구동 IC용 DC-DC 변환기 회로를 $0.18{\mu}m$ Triple-Well CMOS 공정을 사용하여 설계하고, 테스트 칩을 제작 중에 있다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.6-14
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• 2011

본 논문에서는 배터리의 전류, 전압을 측정하기 위한 analog front-end IC 를 설계 하였다. 회로는 크게 programmable gain instrumentation amplifier (PGIA)와 델타-시그마 모듈레이터로 구성 되어 있다. 델타-시그마 모듈레이터는 2차 단일 비트 구조이고 0.25 ${\mu}m$ CMOS 공정을 사용 하였다. 설계된 회로는 오버 샘플링 비율이 256일 때 2 kHz 신호 대역에서 signal-to-noise ratio (SNR)는 82 dB 의 성능을 가지고, differential nonlinearity (DNL)은 ${\pm}$ 0.3 LSB (16bit 기준), integral nonlinearity (INL)은 ${\pm}$ 0.5 LSB 이다. 전체 소비 전력은 4.5 mW 이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권3호
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• pp.196-203
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• 2004

A three-dimensional (3D) IC technology platform is presented for high-performance, low-cost heterogeneous integration of silicon ICs. The platform uses dielectric adhesive bonding of fully-processed wafer-to-wafer aligned ICs, followed by a three-step thinning process and copper damascene patterning to form inter-wafer interconnects. Daisy-chain inter-wafer via test structures and compatibility of the process steps with 130 nm CMOS sal devices and circuits indicate the viability of the process flow. Such 3D integration with through-die vias enables high functionality in intelligent wireless terminals, as vertical integration of processor, large memory, image sensors and RF/microwave transceivers can be achieved with silicon-based ICs (Si CMOS and/or SiGe BiCMOS). Two examples of such capability are highlighted: memory-intensive Si CMOS digital processors with large L2 caches and SiGe BiCMOS pipelined A/D converters. A comparison of wafer-level 3D integration 'lith system-on-a-chip (SoC) and system-in-a-package (SiP) implementations is presented.

• 전자공학회논문지A
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• 제30A권2호
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• pp.63-75
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• 1993

As the CMOS technology becomes the most dominant circuit realization method, the cost problem for the test which includes both the transistor-level FET stuck-on and stuck-off faults and the gatelevel stuck-at faults becomes more and more serious. In accordance, this paper proposes a test set and its generation algorithm, which handles both the transistor-level faults and the gate-level faults, thus can unify the test steps during the IC design and fabrication procedure. This algorithm uses only the logic equation of the given logic function as the input resource without referring the transistor of gate circuit. Also, the resultant test set from this algorithm can improve in both the complexity of the generation algorithm and the time to apply the test as well as unify the test steps in comparing the existing methods.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.349-352
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• 1999

In this paper, we present simplified fault set which is made by analyzing fault relation to design specification in CMOS operational amplifier. The hard fault is easily modeled because an effect of hard fault is out of all design specification. However, the soft fault is not easily modeled because an effect of soft fault on design specification is varied according to position and depth of fault. We simulated hard and soft fault by HSPICE, varying threshold voltage and W/L ratio from 90% increase to 90% decrease. The decrease of test time and the production of high reliability mixed-mode IC are possible by the proposed fault set.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.102-103
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• 2007

The electrical characteristics of high power LIGBT implemented by CMOS process are described and compared with those of high voltage LDMOSFET with the same device dimensions. LIGBT has exhibited approximately 8 times superior current drive capability than LDMOSFET. The proposed p+/n+ anode structure resulted in the significant increase of on-state breakdown voltage of LIGBT. Therefore, LIGBT suggested in this paper is one of the promising candidate for smart power IC applications.

• 한국자기학회:학술대회 개요집
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• 한국자기학회 2003년도 somma/kms meeting
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• pp.68-68
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• 2003

• 전자공학회지
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• 제19권6호
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• pp.55-60
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• 1992

본 논문은 ISDN U-interface 회로 중에서 digital 부분의 설계에 대하여 기술하였다. 이 회로는 MMS43 code와 echo cancellation 방식을 사용하여 구현되었다. 회로 구성상 interface부분과 DSP부분으로 나누어 설계하였으며 gate-array ASIC을 이용하여 chip을 제작하였다. 공정은 1um CMOS 기술을 사용하였다.

• 대한전자공학회논문지SD
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• 제37권8호
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• pp.9-16
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• 2000

0.35m CMOS공정을 이용하여 MOSFET의 RF특성을 평가하였다. 채널길이(L-0.25~0.8m)와 채널폭(W=50~600m) 및 바이어스 전압의 변화에 따른 RF특성을 분석하였으며, 차단주파수$f_T$는 최대 22GHz, 최대공진주파수($f_{max}$)는 최대 28GHz의 값을 얻었다. 채널폭의 변화에 대해서 차단주파수는 영향을 받지 않았으며, 최대공진주파수는 감소하는 경향을 보였고, 채널길이 증가에 대해서는 차단주파수 및 최대공진주파수 모두 감소하는 경향을 나타내었다. 최소잡음지수는 채널폭이 증가할수록 감소하고 채널길이가 증가할수록 증가하는 경향을 얻었는데, 2GHz에서 최소 0.45dB의 값을 얻었다. 평가결과로부터 0.35m CMOS공정이 2GHz대역의 상업용 RFIC 구현에 충분한 RF특성을 보유하고 있음을 확인할 수 있었으며, 바이어스 및 채널폭과 길이변화에 대한 CMOS 트랜지스터의 RF 특성분석을 통하여 RF 회로설계에 대한 지침을 제시하였다.