• 대한전자공학회논문지SP
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• 제42권2호
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• pp.143-150
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• 2005

본 논문에서는 OFDM 시스템에 적용하기 위한 새로운 Radix-24 FFT 알고리즘을 제안하고 이 알고리즘을 기반으로 하는 효율적인 파이프라인 FFT 프로세서 구조를 제안한다. Radix-24 알고리즘 기반의 파이프라인 FFT 구조는 Radix-긴 알고리즘 구조와 같은 개수의 곱셈기를 가지고 있으나, 전체 프로그래머블 복소 곱셈기의 절반에 해당하는 곱셈기를 본 논문에서 제안한 CSD(Canonic Signed Digit) 상수 복소 곱셈기로 대체하여 곱셈기의 복잡도를 $30\%$이상 줄이는 효과가 있다. 0.35um CMOS 삼성공정의 합성 시뮬레이션을 통해 제안한 CSD 상수 복소 곱셈기는 기존의 프로그래머블 복소 곱셈기에 비교하여 $60\%$이상 면적효율을 갖는 것으로 분석되었다. 이러한 FFT 구조는 면적과 전력 면에서 높은 효율을 필요로 하는 무선 OFDM 응용분야에 핵심 블록인 큰 포인트 크기를 갖는 FFT 프로세서 설계에 효과적으로 적용될 것이다.

• 대한전자공학회논문지SD
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• 제47권3호
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• pp.18-27
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• 2010

본 논문에서는 offset self-calibration 기법을 적용한 7-bit 1GSPS folding-interpolation A/D 변환기를 제안한다. 제안하는 A/D 변환기는 folding rate 2, interpolation rate 8의 1+6 구조로 고속 동작에 적합하게 설계되었다. 또한 offset self-calibration 회로를 설계하여 공정 mismatch, 기생 저항, 기생 캐패시턴스 등에 의한 offset-voltage의 변화를 감소시켜 A/D 변환기의 성능 특성을 향상 시켰다. 제안하는 A/D 변환기는 1.2V 65nm 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 유효 칩 면적은 $0.87mm^2$, 1.2V 전원전압에서 약 110mW의 전력소모를 나타내었다. 측정 결과 샘플링 주파수 800MHz, 입력 주파수 250MHz에서 39.1dB의 SNDR 특성을 보여주었으며, offset self-calibration 회로를 사용 하지 않은 A/D 변환기에 비해 SNDR이 약 3 dB 향상되었다.

• 정보학연구
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• 제6권4호
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• pp.11-23
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• 2003

본 논문에서는 캐리 전파가 없어 고속연산이 가능한 잉여수계를 이용하여 생산자동화 시스템에서 실시간 물체인식을 위한 디지털 뉴런프로세서의 구현방법을 제안하였다. 설계된 디지털 뉴런프로세서는 잉여수계를 이용한 MAC 연산기와 혼합계수 변환을 이용한 시그모이드 함수 연산부로 구성되며, 설계된 회로는 C언어 및 VHDL로 기술하였고 Compass 툴로 합성하였다. 최종적으로, LG 0.8${\mu}m$ CMOS 공정을 사용하여 Full Custom방식으로 설계를 수행하였다. 실험결과, 가장 나쁜 경로일 경우, 약 19nsec의 지연속도와 0.6ns의 연산속도를 보였고, 기존의 실수 연산기에 비하여 약 1/2배정도 하드웨어 크기를 줄일 수 있었다. 본 논문에서 설계한 디지털 뉴런프로세서는 실시간 처리를 요하는 생산자동화 시스템의 물체인식 시스템에 적용될 수 있을 것으로 기대된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.830-833
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• 2007

본 논문에서는 두 개의 17비트 오퍼랜드를 radix-4 Booth's algorithm을 이용하여 곱셈 연산을 수행하는 곱셈기에 대한 효율적인 풀커스텀 디자인에 대한 테스트 방법을 제안하였다. 클럭 속도를 빠르게 하기 위하여 2단 파이프라인 구조로 설계하였고 Wallace tree 부분의 레이아웃을 규칙적으로 하기 위해서 4:2 CSA(Carry Save Adder)를 사용하였다. 회로는 하이닉스반도체의 0.6-um 3-Metal N-well CMOS 공정을 사용하여 칩으로 제작되었다. 제안된 테스트 방법을 사용하여 관찰해야 하는 노드의 수를 약 88% 줄여 효율적으로 고장 시뮬레이션을 수행하였다. 설계된 곱셈기는 9115개의 트랜지스터로 구성되며 코어 부분의 레이아웃 면적은 약 $1135^*1545$ um2 이다. 칩은 전원전압 5V에서 약 24MHz의 클럭 주파수로 동작한다. 제안된 테스트 방법은 풀커스텀 방식의 곱셈기를 비롯한 대부분의 커스텀 설계 회로에 적용이 가능하다.

• 대한전자공학회논문지
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• 제25권9호
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• pp.1115-1124
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• 1988

A two-dimensional systolic array for fast Fourier transform, which has a regular and recursive VLSI architecture is presented. The array is constructed with identical processing elements (PE) in mesh type, and due to its modularity, it can be expanded to an arbitrary size. A processing element consists of two data routing units, a butterfly arithmetic unit and a simple control unit. The array computes FFT through three procedures` I/O pipelining, data shuffling and butterfly arithmetic. By utilizing parallelism, pipelining and local communication geometry during data movement, the two-dimensional systolic array eliminates global and irregular commutation problems, which have been a limiting factor in VLSI implementation of FFT processor. The systolic array executes a half butterfly arithmetic based on a distributed arithmetic that can carry out multiplication with only adders. Also, the systolic array provides 100% PE activity, i.e., none of the PEs are idle at any time. A chip for half butterfly arithmetic, which consists of two BLC adders and registers, has been fabricated using a 3-um single metal P-well CMOS technology. With the half butterfly arithmetic execution time of about 500 ns which has been obtained b critical path delay simulation, totla FFT execution time for 1024 points is estimated about 16.6 us at clock frequency of 20MHz. A one-PE chip expnsible to anly size of array is being fabricated using a 2-um, double metal, P-well CMOS process. The chip was layouted using standard cell library and macrocell of BLC adder with the aid of auto-routing software. It consists of around 6000 transistors and 68 I/O pads on 3.4x2.8mm\ulcornerarea. A built-i self-testing circuit, BILBO (Built-In Logic Block Observation), was employed at the expense of 3% hardware overhead.

• 한국통신학회논문지
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• 제35권1A호
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• pp.80-86
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• 2010

본 논문은 게이트 채널 길이 0.13 [${\mu}m$]의 p-MOS 트랜지스터에서 음 바이어스 온도 불안정(NBTI) 전류 스트레스 인가에 의한 게이트유기 드레인 누설(GIDL) 전류를 측정 분석하였다. NBTI 스트레스에 의한 문턱전압의 변화와 문턱전압아래 기울기와 드레인 전류 사이에 상관관계로부터, 소자의 특성 변화의 결과로 열화에 대한 중요한 메카니즘이 계면 상태의 생성과 관련이 있다는 것을 분석하였다. GIDL 전류의 측정 결과로부터, NBTI 스트레스에 기인한 계면상태에서 전자-정공 쌍의 생성이 GIDL 전류의 증가의 결과를 도출하였다. 이런 결과로 부터, 초박막 게이트 산화막 소자에서 NBTI 스트레스 후에 증가된 GIDL 전류를 고려해야만 한다. 또한, 동시에 신뢰성 특성과 직류 소자 성능의 고려가 나노 크기의 CMOS 통신회로 설계의 스트레스 파라미터들에서 반드시 있어야 한다.

• 대한전자공학회논문지SD
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• 제39권9호
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• pp.19-27
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• 2002

실리콘 기판가 교차하는 금속 선의 밑층 기하구조를 고려한 연결선로의 특성이 정교하게 고안된 패턴을 가지고 실험적으로 분석되었다. 이 작업에서, 여러 종류의 밑층 기하구조에 따른 전송선로을 위한 테스트 패턴들을 고안하였고, 신호 특성과 반응은 S-parameter 와 TDR을 통해 측정되었다. 사용된 패턴은 두 개의 알루미늄 선과 한 개의 텅스텐 선을 가지는 deep-submicron CMOS DRAM 기술을 가지고 설계되고 제작되었다. 패턴위에서 측정되 결과 분석으로부터, 라인 파라메터들 (특히 라인 커패시턴스와 저항) 과 그것들에 의한 신호 왜곡에 대한 밑층 구조에 의한 효과는 무시 할수 없음을 발견하였다. 그러한 결과는 고속 클럭과 데이터 라인 같은 글로벌 신호 선이나 패키지 리드의 스큐 발렌스의 심도있고 유용한 이해에 도움이 된다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.60-67
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• 2010

본 논문에서는 입력 전류를 정현파가 되도록 제어하기 위하여 boost 인덕터 전류의 평균값이 정현파 모양을 따라가도록 하는 평균전류 제어 방식의 PFC IC를 설계하였다. 설계된 IC는 EMI 규격에 적합하도록 75kHz의 고정주파수를 가지고 고속 제어를 위해 넓은 대역폭을 갖도록 오차 증폭기 및 전류 증폭기에 RC 보상 루프를 구성하였다. 또한 시스템 내부의 오실레이터를 이용해 구형파와 삼각파를 발생시켜 역률제어에 적합한 신호를 생성하고, UVLO, OVP, OCP, TSD의 회로를 추가하여 시스템이 안정적으로 동작이 되도록 하였다. 설계된 IC는 $1{\mu}m$ High Voltage(20V) CMOS 공정을 이용하였고, 역률보정기능과 각종 보호 회로를 검증하기 위해 Cadence의 Spectre simulator를 이용하였다.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.75-84
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• 2004

본 논문에서는 Motion JPEG2000 등의 이산 웨이블릿 기반의 고속 영상처리를 위해서 리프팅 방식의 효율적인 H/W 구조를 제안하였다. 리프팅 내부연산의 반복성을 이용하여 알고리즘 레벨에서 구조적인 사상을 적용하고 데이터 스케줄링을 이용하여 최적화되고 간략화된 리프팅 기반의 필터링 셀의 구조를 제안한다. 이를 바탕으로 (9,7) 및 (5,3) 필터를 모두 수용할 수 있는 리프팅 커널의 구조를 구현하였다. 제안된 리프팅 커널은 일정 대기지연 시간 후에 연속적으로 데이터를 출력할 수 있는 간략화된 구조를 갖고 있다. 시간적인 순서로 입력되는 데이터에 대해서 일정한 출력을 발생할 수 있기 때문에 단순히 H/W를 추가하면 병렬적인 동작을 통해서 높은 출력율을 간단히 얻을 수 있다. 본 논문에서 제안된 리프팅 커널은 ASIC 및 FPGA 환경으로 모두 구현하였는데, ASIC으로는 삼성전자의 0.35㎛ CMOS 라이브러리를 이용하여 구현하였고 FPGA은 Altera사의 APEX을 타겟으로 하였다. ASIC의 경우 리프팅 연산을 위해 41,592개의 게이트 수와 라인 버퍼링을 위한 128Kbit의 메모리를 사용하였으며, FPGA의 경우 6,520개의 LE(Logic Element)와 128개의 ESB(Embedded System Block)을 사용하였다. 각각의 경우에 대해서 125MHz와 52MHz의 속도에서 안정적으로 동작할 수 있었다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.101-111
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• 2008

본 논문은 40Gb/s급 광통신 시스템에서 사용되는 고속 리드-솔로몬(RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개하고 RS 복호기 기반의 고속 FEC구조를 제안한다. 특히 높은 데이터처리율과 적은 하드웨어 복잡도를 가지고 있는 차수 연산 블록이 제거된 pDCME 알고리즘 구조를 소개한다. 제안된 16채널 RS FEC구조는 8개의 신드롬 계산 블록이 1개의 KES 블록을 공유하는 8 채널 RS FEC구조 2개로 구성되어 있다. 따라서 4개의 신드롬 계산 블록에 1개의 KES블록을 공유하는 기존의 16채널 3-병렬 FEC 구조와 비교하여 하드웨어 복잡도를 약 30%정도 줄일 수 있다. 제안된 FEC 구조는 1.8V의 공급전압과 $0.18-{\mu}m$ CMOS 기술을 사용하여 구현하였고 총 250K개의 게이트수와 5.1Gbit/s의 데이터 처리율을 가지고 400MHz의 클럭 주파수에서 동작함을 보여준다. 제안된 면적 효율적인 FEC 구조는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC 구조 등에 바로 적용될 수 있을 것이다.