• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.27-36
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• 2006

약 10%이하의 Pt 또는 Ir 첨가시켜 니켈모노실리싸이드를 고온에서 안정화 시키는 것이 가능한지 확인하기 위해서 활성화영역을 가정한 단결정 실리콘 웨이퍼와 게이트를 상정한 폴리 실리콘 웨이퍼 전면에 Ni, Pt, Ir을 열증착기로 성막하여 10 nm-Ni/l nm-Pt/(poly)Si, 10 nm-Ni/l nm-Ir/(poly)Si 구조를 만들었다. 준비된 시편을 쾌속 열처리기를 이용하여 40초간 실리사이드화 열처리 온도를 $300^{\circ}C{\sim}1200^{\circ}C$ 범위에서 변화시켜 두께 50nm의 실리사이드를 완성하였다. 완성된 Pt와 Ir이 첨가된 니켈실리사이드의 온도별 전기저항변화, 두께변화, 표면조도변화, 상변화, 성분변화를 각각 사점전기저항측정기와 광발산주사전자현미경, 주사탐침현미경, XRD와 Auger depth profiling으로 각각 확인하였다. Pt를 첨가한 결과 기판 종류에 관계없이 기존의 니켈실리사이드 공정에 의한 NiSi와 비교하여 $700^{\circ}C$ 이상의 NiSi 안정화 구역을 넓히는 효과는 없었고 면저항이 커지는 문제가 있었다. Ir을 삽입한 경우는 단결정 실리콘 기판에서는 $500^{\circ}C$ 이상에서의 NiSi와 동일하게 $1200^{\circ}C$까지 안정한 저저항을 보여서 Ir이 효과적으로 Ni(Ir)Si 형태로 $NiSi_{2}$로의 상변태를 적극적으로 억제하는 특성을 보이고 있었고, 다결정 기판에서는 $850^{\circ}C$까지 효과적으로 NiSi의 고온 안정성을 향상시킬 수 있었다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.335-342
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• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 루프 내 필터의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러가 발생하는 복원 영상에서 화질을 향상시키기 위해 디블록킹 필터와 SAO(Sample Adaptive Offset)으로 구성된 루프 내 필터를 사용한다. 그러나 루프 내 필터는 추가적인 연산으로 인하여 부호기와 복호기의 복잡도가 증가되는 원인이 된다. 제안하는 루프 내 필터 하드웨어 구조는 수행 사이클 감소를 위해 디블록킹 필터와 SAO를 3단 파이프라인으로 구현되었다. 또한 제안하는 디블록킹 필터는 6단 파이프라인 구조로 구현되었으며, 효율적인 참조 메모리 구조를 위해 새로운 필터링 순서로 수행된다. 제안하는 SAO는 화소들의 처리를 간소화하며 수행 사이클을 감소시키기 위해 한번에 6개의 화소를 병렬 처리된다. 제안하는 루프 내 필터 하드웨어 구조는 Verilog HDL로 설계되었으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 131K개의 게이트로 구현되었다. 또한 164MHz의 동작 주파수에서 4K@60fps의 실시간 처리가 가능하며, 최대 동작 주파수는 416MHz이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.401-404
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• 2015

본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) In-loop Filter 부호화기의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러로 발생하는 화질 열화 문제를 해결하기 위해 Deblocking Filter와 SAO(Sample Adaptive Offset)로 구성된 In-loop Filter를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조에서 Deblocking Filter와 SAO는 수행시간 단축을 위해 $32{\times}32CTU$를 기준으로 2단 하이브리드 파이브라인 구조를 갖는다. Deblocking Filter는 10단계 파이프라인 구조로 수행되며, 메모리 접근 최소화 및 참조 메모리 구조의 단순화를 위해 효율적인 필터링 순서를 제안한다. 또한 SAO는 화소들의 분류와 SAO 파라미터 적용을 2단계 파이프라인 구조로 구현하고, 화소들의 처리를 간소화 및 수행 사이클 감소를 위해 두 개의 병렬 Three-layered Buffer를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 0.13um CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 205K개의 게이트로 구현되었다. 또한 110MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@30fps$의 실시간 처리가 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.416-419
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• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기의 실시간처리를 위한 효율적인 하드웨어 변환기 하드웨어 설계를 제안한다. HEVC 부호기는 율-왜곡 비용을 비교하여 변환 모드($4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$)를 결정한다. 율-왜곡비용은 변환과, 양자화, 역양자화, 역변환을 통해 계산된 왜곡값과 비트량으로 결정되므로 상당한 연산량과 소요시간이 필요하다. 따라서 본 논문에서는 변환을 통한 계수의 합계를 비교하여 변환 모드를 결정하는 새로운 방법을 제안한다. 또한, 제안하는 하드웨어구조는 $4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$ 변환 모드에 대한 공통 연산기와 멀티플렉서, 재귀 가감산기, 쉬프터 만으로 구현하여 연산량을 대폭 감소시켰다. 제안하는 변환 모드 결정 방법은 HM 10.0과 비교하여 BD-PSNR은 0.096, BD-Bitrate는 0.057 증가하였으며, 인코딩 시간은 약 9.3% 감소되었다. 제안된 하드웨어는 TSMC 130nm CMOS 표준 셀 라이브러리로 합성한 결과 최대 동작 주파수는 200MHz, 약 256K개의 게이트로 구현되었으며, 140MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@60fps$의 실시간 처리가 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.271-274
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• 2014

본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) SAO(Sample Adaptive Offset) 부호화기의 효율적인 하드웨어 구조를 제안한다. SAO는 HEVC에서 새롭게 채택된 루프 내 필터 기술 중 하나이다. 본 논문에서 제안하는 SAO 부호화기 하드웨어 구조는 메모리 접근 최소화 및 화소들의 처리를 간소화하기 위해 three-layered buffer를 사용한다. 또한 연산시간 및 연산량을 줄이기 위해서 4개의 화소들을 병렬적으로 에지 오프셋과 밴드 오프셋으로 분류하며, 화소들의 분류와 SAO 파라메터 적용을 2단계 파이프라인 구조로 구현하고, 하드웨어 면적을 줄이기 위해서 덧셈과 뺄셈, 쉬프트 연산, 그리고 재귀 비교기만을 사용한다. 본 논문에서 제안하는 SAO 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 180k개의 게이트로 구현되었다. 또한, 110MHz의 동작주파수에서 4K UHD급 해상도인 $4096{\times}2160@30fps$의 실시간 처리가 가능하다.

• 정보보호학회논문지
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• 제17권1호
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• pp.11-20
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• 2007

몽고메리 곱셈 방법을 이용한 고속 연산은 RSA 암호 시스템의 설계에 중요한 부분을 차지한다. 몽고메리 곱셈은 두번의 덧셈 연산으로 구성되며 CSA를 이용한 방법과 RBA를 이용한 방법이 있다. CSA의 경우 4-2 CSA 또는 5-2 CSA를 이용하여 구현하며, RBA의 경우 기존 이진 방법과 달리 잉여 이진체계를 이용한다는 특징을 가진다. [1] 에서는 기존의 RBA와 다른 새로운 이진 체계와 하드웨어 구조를 제안하고 몽고메리 곱셈에 적용하였다. 본 논문에서는 [1] 에서 제안한 RBA의 로직 구조를 재구성하여 시간 복잡도 뿐만 아니라 결합기가 필요하지 않도록 구성하여 공간 복잡도를 크게 줄였다. 또한 입 출력 값을 변형시켜 지수승 연산에 적합하도록 설계하였다. 그 결과 제안하는 RBA는 삼성 STD130 $0.18{\mu}m$ 1.8V 표준 셀 라이브러리에서 지원하는 게이트들을 사용하여 설계하는 환경에서, 기존의 4-2 CSA 보다 공간과 시간 복잡도를 각각 18.5%와 25.24%를, 기존의 RBA 보다 6.3%와 14%를 감소시킨다. 또한 [1] 의 RBA와 비교시 44.3%, 2.8%의 감소된 복잡도를 갖는다.

• 정보보호학회논문지
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• 제16권4호
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• pp.33-41
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• 2006

RSA 암호 시스템은 IC카드, 모바일 시스템 및 WPKI, 전자화폐, SET, SSL 시스템 등에 많이 사용된다. RSA는 모듈러 지수승 연산을 통하여 수행되며, Montgomery 곱셈기를 사용하는 것이 효율적이라고 알려져 있다. Montgomery 곱셈기에서 임계 경로 지연 시간(Critical Path Delay)은 세 피연산자의 덧셈에 의존하고 캐리 전파를 효율적으로 처리하는 문제는 Montgomery 곱셈기의 효율성에 큰 영향을 미친다. 최근 캐리 전파를 제거하는 방법으로 캐리 저장 덧셈기(Carry Save Adder, CSA)를 사용하는 연구가 계속 되고 있다. McIvor외 세 명은 지수승 연산에 최적인 CSA 3단계로 구성된 Montgomery 곱셈기와 CSA 2단계로 구성된 Montgomery 곱셈기를 제안했다. 시간 복잡도 측면에서 후자는 전자에 비해 효율적이다. 본 논문에서는 후자보다 빠른 연산을 수행하기 위해 캐리 전파 제거 특성을 가진 이진 부호 자리(Signed-Digit SD) 수 체계를 사용한다. 두 이진 SD 수의 덧셈을 수행하는 잉여 이진 덧셈기(Redundant Binary Adder, RBA)를 새로 제안하고 Montgomery 곱셈기에 적용한다. 기존의 RBA에서 사용하는 이진 SD 덧셈 규칙 대신 새로운 덧셈 규칙을 제안하고 삼성 STD130 $0.18{\mu}m$ 1.8V 표준 셀 라이브러리에서 지원하는 게이트들을 사용하여 설계하고 시뮬레이션 하였다. 그 결과 McIvor의 2 방법과 기존의 RBA보다 최소 12.46%의 속도 향상을 보였다.

• 한국인구학
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• 제30권2호
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• pp.71-95
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• 2007

이 글은 조선후기 호적자료외 양자계승기록을 단서로 조선후기 양반가족의 가계계승 원리와 가족유형을 규명해 보고자 한다. 이 글의 분석자료는 1669년에서 1913년까지 의성김씨 호구단자이다. 분석 결과 조선후기의 가족형태와 조선전기나 조선중기의 가족형태 사이에 많은 차이가 발견되었는데, 그 변화의 방향은 부계계승원리의 강화이며 그 한가운데 양자제도가 자리하고 있었다. 분석자료의 전체 호구 평균가구원수는 5.66명으로 17세기 초에 비해 가족규모가 매우 커졌으며 가족구성원의 친족 범위도 매우 넓어져, 17세기 초 양반가의 가족원이 되는 근친자 종류가 6종의 자였던 데 비해 의성김씨 호구단자에 나타난 그것은 무려 70종이었다. 조선전기 양반가 분석결과와 달리 의성김씨 집안의 가족형태는 직계가족, 방계가족의 비율이 45%를 넘을 뿐 아니라 18세기, 19세기 모두 가장 큰 비중을 차지하는 가족형태는 확대가족이고 부부가족의 비중은 1/3 수준으로 약화되는 등, 가구구성의 친족범위가 더욱 확장되었다. 의성김씨 호구단자에서 입양을 통해 가계를 계승한 사례는 전체 호구 가운데 무려 33.8%에 이른다. 적장자가 호주자리를 승계할 때까지 살아 있을 확률이 낮았던 당시의 인구학적 환경 속에서 적장자가계계승 원리를 확고하게 지키는 방법으로 활용된 것이 양자제도였음을 다시 한 번 확인할 수 있었다. 조선후기 종족집단은 자신의 직계혈통에게 가계를 계승하는 것보다도 입양을 통해서라도 '적장자 자리'라는 명분을 유지하는 것이 더욱 중요했던 사회이고 이런 양반가의 소임을 다하기 위해 적임자를 찾을 때까지 호주대리인을 내세우는 등 양자제도를 보편화시켰던 것이다. 또한 제작된 믹서는 외부의 IF 발룬을 필요하지 않아 소형화가 가능하다. 본 논문에서 설계 및 제작된 94 GHz MIMIC single balanced cascode믹서는 기존의 balanced 믹서와 비교하여 높은 격리 특성을 나타내었다.L 및 FPGA를 이용하여 실시간으로 구현 검증되었다. 0.25um CMOS 표준 셀 라이브러리를 이용하여 합성하였을 때, 총 게이트 수는 37K개였으며 7.5개의 라인 메모리가 사용되었다. 추적관찰이 필요하겠다.다.참굴 D상 유생을 대상으로 먹이효과를 조사한 결과 실험구와 대조구간 유생의 성장 및 생존율에 유의한 차이를 보이지 않았다.C$에서 73.3%, $10^{\circ}C$에서 63.3% 및 $5^{\circ}C$에서 56.7%로 수온이 $30^{\circ}C$ 이내에서는 높을수록 높은 경향을 보였다. 염분에 따른 잠입 실험 결과는 실험 개시 300분 경과 후 염분 30 psu에서 93.3%로 가장 높았고, 35 psu에서 90.0%, 25 psu에서 83.3%, 20 psu에서 60.0%, 15 psu 이하에서는 거의 잠입이 이루어 지지 않았다. 따라서, 적정 살포를 위한 잠입률은 치패의 크기와 상관없이 저질종류는 모래 (75%) + 뻘 (25%), 입자크기는 1 mm 모래에서 높게 나타났다. 공기 중 노출시간은 짧을수록, 수온은 $30^{\circ}C$ 이내에서 높을수록, 염분은 20-35 psu 이내에서 높을수록 잠입률이 높은 경향을 나타내었다. 교수학습모형에 관련된 지식을 묻는 내용으로 주로 출제되었다.