• 전자진흥
• /
• 제3권11호
• /
• pp.61-66
• /
• 1983

• 한국통신학회논문지
• /
• 제14권3호
• /
• pp.189-196
• /
• 1989

본 논문에서는 BICMOS 게이트 어레이 시스템 구성시 내부의 논리회로 부분은 CMOS 소자로 입출력부는 바이폴라 소자를 이용할 수 있는 공정과 소자 개발을 하고자 하였다. BICMOS게이트 어레이 공정은 폴리게이트 p-well CMOS 공정을 기본으로 하였고, 소자설계의 기본개념은 공정흐름을 복잡하지 않게 하면서 바이폴라, CMOS 소자 각각의 특성을 좋게 하는데 두었다. 시험결과로서, npn1 트랜지스터의 hFE 특성은 120(Ic=1mA) 정도이고, CMOS 소자에서는 n-채널과 p-채널이 각각 1.25um, 1.35um 까지는 short channel effect 현상이 나타나지 않았고, 41stage ring oscillator의 게이트당 delay 시간은 0.8ns이었다.

• 한국전자통신학회논문지
• /
• 제14권1호
• /
• pp.87-96
• /
• 2019

유기 박막 트랜지스터 (OTFT) 백플레인을 이용한 유연한 유기 발광 다이오드 (OLED) 디스플레이가 연구되고 있다. OLED 디스플레이의 구동을 위해서 게이트 드라이버가 필요하다. 저온, 저비용 및 대 면적 인쇄 프로세스를 사용하는 디스플레이 패널의 내장형 게이트 드라이버는 제조비용을 줄이고 모듈 구조를 단순화한다. 이 논문에서는 유연한 OLED 디스플레이 패널의 내장형 게이트 드라이버 제작을 위하여 OTFT를 사용한 의사 CMOS (pseudo complementary metal oxide semiconductor) 로직 게이트를 구현한다. 잉크젯 인쇄형 OTFT 및 디스플레이와 동일한 프로세스를 사용하여 유연한 플라스틱 기판 상에 의사 CMOS 로직 게이트가 설계 및 제작되며, 논리 게이트의 동작은 측정 실험에 의해 확인된다. 최대 1 kHz의 입력 신호 주파수에서 의사 CMOS 인버터의 동작 결과를 통하여 내장형 게이트 드라이버의 구현 가능성을 확인하였다.

• 전자공학회논문지C
• /
• 제36C권9호
• /
• pp.54-65
• /
• 1999

집적도 및 동작속도의 증가에 따라 설계과정에서 전력소모를 예측하는 것이 TTM(time to market)의 감소를 위해 중요한 문제로 대두되고 있다. 본 논문에서는 CMOS 게이트의 최대소모전력을 예측할 수 있는 예측모델을 제안하였다. 이 모델은 최대소모전력에 대한 계산모델이며, CMOS 게이트를 구성하는 MOSFET 및 게이트의 동작특성, 그리고 게이트의 입력신호 특성을 포함하여 형성하였다. 모델의 설정 절차로는, 먼저 CMOS 인버터에 대한 최대소모전력 예측모델을 형성하고, 다입력 CMOS 게이트를 CMOS 인버터로 변환하는 모델을 제안하여, 변환모델로 변환된 결과를 인버터의 최대소모전력 예측모델에 적용하는 방법을 택함으로서 일반적인 CMOS 게이트에 적용할 수 있도록 하였다. 제안된 모델을 $0.6{\mu}m$ 설계규칙으로 설계한 회로의 HSPICE 시뮬레이션 결과와 비교한 결과, 게이트 변환모델은 SPICE와 5%이내의 상대오차율을 보였으며, 최대소모전력 예측모델은 10% 이내의 상대오차율을 보여 충분히 정확한 모델임을 입증하였다. 또한 제안된 모델에 의한 계산시간이 SPICE 시뮬레이션보다 30배 이상의 계산속도를 보여, 전력예측을 위해 본 논문에서 제안한 모델이 매우 효과적임을 보였다.

• 전기전자학회논문지
• /
• 제8권1호
• /
• pp.47-53
• /
• 2004

본 논문에서는 3치 논리 게이트를 바탕으로 하는 3치 데이터 처리를 위한 3치 flip-flop을 설계하였다. 제안한 flip-flop들은 3치 전압 모드 NMAX, NMIN, INVERTER 게이트를 사용하여 설계하였다. 또한 CMOS 기술을 사용하였고 다른 게이트들 보다 낮은 공급 전압과 낮은 전력소모 특성을 포함하고 있다. 제안한 회로는 0.35um 표준 CMOS 공정에서 설계되었고 3.3v의 공급 전압원을 사용하였다. 제안된 3치 flip-flop 구조는 3치 논리 게이트를 사용하여 VLSI 구현에 적합하고 높은 모듈성의 장점을 갖고 있다.

• 전자공학회논문지C
• /
• 제36C권12호
• /
• pp.59-68
• /
• 1999

ASIC의 타이밍 특성 분석은 회로를 구성하는 게이트와 이들을 연결하는 배선의 지연 시간을 바탕으로 이루어진다. 게이트의 지연 시간은 입력에 인가된 파형의 천이 시간과 출력에 연결된 부하 커패시턴스를 변수로 하는 이차원 테이블로 모델링할 수 있다. 배선의 지연 시간은 배선에서 추출한 저항, 커패시턴스 등으로 구성된 배선회로에 AWE 기법을 적용하여 계산할 수 있다. 그러나 이들 지연 시간은 구동 게이트와 배선의 상호 작용의 영향을 받으므로 이 효과를 반영하여 이차원 테이블 모델과 AWE 기법을 사용하여야 한다. 배선을 구동하는 게이트가 한 개라는 가정 하에서 유효 커패시턴스와 게이트 구동 모델을 통하여 상호 작용을 고려하는 기법이 제안된 바 있다. 본 논문은 이를 확장하여 병렬로 연결된 여러 개의 CMOS 게이트가 동시에 배선을 구동하는 경우를 다룰 수 있는 기법을 제시하고 있다. 이 기법을 C 프로그램으로 구현하여 CMOS ASIC 제품에 적용한 결과 , 게이트와 배선의 지연 시간을 SPICE와 비교하여 수 십 배 이상 빠른 속도와 수 % 이내의 오차로 분석하였다.

• 한국전자파학회논문지
• /
• 제27권10호
• /
• pp.917-925
• /
• 2016

슈미트 트리거 로직(Schmitt Trigger Logic)은 디지털 회로의 노이즈에 대한 내성을 향상시키기 위해 히스테리시스 특성을 보이는 게이트를 제안한 설계 방법이다. 슈미트 트리거 특성을 보이는 설계 방법 중 최근에 제안된 substrate bias를 조정하여 구현하는 Dynamic Threshold voltage MOS(DTMOS) 방법을 사용할 경우, 게이트 수를 늘이지 않고 내성을 향상 시킬 수 있는 설계방법이나, 범용 CMOS 공정에서 구현하여 시뮬레이션으로 예상하는 성능을 얻을 수 있는지는 검증되지 않았다. 본 연구에서는 $0.18{\mu}m$ CMOS 공정에서 DTMOS 설계 방법을 구현하여 히스테리시스 특성을 측정하여 검증하였다. DTMOS 슈미트 트리거 버퍼, 인버터, 낸드, 노어 게이트 및 간단한 디지털 로직 회로를 제작하였으며, 히스테리시스 특성, 전력 소모, 딜레이 등의 특성들을 관찰하고, 일반적인 CMOS 게이트로 구현된 회로와 비교하였다. 노이즈에 대한 내성이 향상되는 것을 Direct Power Injection(DPI) 실험을 통해 확인하였다. 본 논문을 통해 제작된 DTMOS 슈미트 트리거 로직은 10 M~1 GHz 영역에서 전자파 내성이 향상된 것을 확인할 수 있었다.

• 한국전자파학회논문지
• /
• 제28권6호
• /
• pp.435-443
• /
• 2017

본 논문에서는 cascode 구조가 적용된 Class-E 스위칭 모드 CMOS 전력증폭기의 common-gate 트랜지스터 게이트 바이어스 효과에 대해 분석하였다. 게이트 바이어스 효과를 확인하기 위해서 전력증폭기의 DC 전력소모, 효율을 분석하였다. 분석 결과를 통해서 전력증폭기의 최고 효율을 보여주는 common-gate 트랜지스터의 게이트 바이어스가 일반적으로 사용하는 전력증폭기 전원 전압보다 낮음을 확인하였다. 트랜지스터의 게이트 바이어스가 계속 감소함에 따라 on-저항을 확인하여 커지고, 이에 따라 출력, 효율이 감소하는 것도 확인하였다. 이 두 가지 현상을 통해 게이트 바이어스가 스위칭 모드 전력증폭기에 미치는 영향을 분석하였다. 이 분석을 증명하기 위해서 $0.18{\mu}m$ RF CMOS 공정으로 1.9 GHz 스위칭 모드 전력증폭기를 설계하였다. 앞에서 설명한 것처럼 전력증폭기의 최대 효율은 전력증폭기의 인가 전압(3.3 V)보다 낮은 2.5 V에서 확인할 수 있었다. 이 때 최고 출력은 29.1 dBm, 최고 효율은 31.5 %이다. 측정 결과를 통해서 스위칭 모드 전력증폭기 common-gate 트랜지스터의 게이트 바이어스 효과를 실험적으로 확인하였다.

• 전기전자학회논문지
• /
• 제3권2호
• /
• pp.161-167
• /
• 1999

표준 2-poly CMOS 공정을 이용하여 3-입력 neuron-MOSFET의 인버터와 증가형 소자를 사용한 3비트 D/A 변환기를 설계 제작하였다. Neuron-MOSFET를 사용한 인버터의 전압전달 특성곡선과 잡음여유를 일반 CMOS 인버터와 같은 방법으로 측정분석하였다. 결합계수가 전압전달 특성곡선과 잡음여유에 미치는 영향을 이론적으로 계산하여 neuron-MOSFET 인버터의 게이트 산화층 두께와 입력게이트 레이아웃에 대한 설계 가이드라인을 설정하였다. 입력게이트 중 하나를 제어게이트로 사용하므로 offset전압이 없는 neuron-MOSFET D/A 변환기를 설계 제작할 수 있었다.

• 대한전자공학회논문지SD
• /
• 제44권9호
• /
• pp.54-58
• /
• 2007

LTPS TFT의 개발과 성능 향상은 패널에 다양한 디지털 회로를 내장하는 SOP의 비약적 발전에 기여하였다. 본 논문에서는 일반적으로 적용되는 낮은 성능의 CMOS 논리게이트를 대체할 수 있는 전류모드 논리(CML) 게이트의 설계 방법을 소개한다. CML 인버터는 낮은 로직스윙, 빠른 응답 특성을 갖도록 설계할 수 있음을 보였으며 높은 소비전력의 단점도 동작 속도가 높아질수록 CMOS의 경우와 근사해졌다. 아울러 전류 구동능력을 키울 필요가 없는 까닭에 많은 수의 소자가 사용되지만 면적은 오히려 감소하는 것을 확인하였다. 특히 비반전 및 반전 출력이 동시에 생성되므로 noise immunity가 우수하다. 다수 입력을 갖는 NAND/AND 및 NOR/OR 게이트는 같은 회로에 입력신호를 바꾸어 구현할 수 있고 MUX와 XNOR/XOR 게이트도 같은 회로를 사용하여 구현할 수 있음을 보였다. 결론적으로 CML 게이트는 다양한 함수를 단순한 몇가지의 회로로 구성할 수 있으며 낮은 소비전력, 적은 면적, 개선된 동작속도 등을 동시에 추구할 수 있는 대안임을 확인하였다.