• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.10
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• pp.746-753
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• 2001

GenBIST implemented in this paper is an automatic CAD tool, which can automatically generate circuitry in VerilogHDL code based on user defined information for the memory testing. While most commercial and conventional CAD tools adopt a method in which they make memory-testing algorithms as a library to generate circuitry, our tool can generate circuitry according to the user-defined algorithm, which makes application of various algorithms easier. In addition, memory BIST circuitry can be shared with other memories by supporting embedded memories in our tool. Also, extra pins for the memory testing are not requited when boundary scan technique is combined.

• Electronics and Telecommunications Trends
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• v.12 no.5 s.47
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• pp.95-106
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• 1997

집적회로 설계에서 소비 전력은 집적도가 증가함에 따라서 중요한 설계 사양으로 전력 소비를 낮추기 위한 저전력 설계 기술에 대한 연구가 많이 진행되고 있다. 저전력 설계 기술은 소비 전력에 대한 정확한 예측 기술과 예측된 결과를 이용한 최적화 기술로 나뉘어 진다. 이들 기술은 논리 수준에서 많은 연구가 진행되었으며 현재, 효과적인 예측과 최적화가 가능한 행위 및 아키텍처 수준의 상위 수준에서 저전력 설계에 대한 연구가 진행되고 있다. 저전력 설계를 위한 최적화 기술, CAD 환경, 그리고 툴에 대하여 살펴보고 상위수준합성 시스템인 HYPER에 대하여 간략하게 소개한다

• Journal of the Korea Academia-Industrial cooperation Society
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• v.16 no.4
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• pp.2350-2355
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• 2015

A tool was developed in this research for automation of one-dimensional finite element analysis (1D FEA) for design of a machine tool spindle system composed mainly of a shaft and bearings. As it is based on object-oriented programing, it uses the objects of a CAD system. It requires minimum data to be input to define the spindle system such as shaft cross-sections and bearing stiffness. Then, it automatically generates the geometric model based on the data and then, converts it into the FE model of 1D beams and springs. The graphic user interfaces developed allow a user to interact with the tool. This tool can be applied to identification of a near optimal design of the spindle system in minimum time and efforts by automating the FEA process with numerous design changes.

• Electronics and Telecommunications Trends
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• v.14 no.3 s.57
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• pp.123-124
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• 1999

ASADE(ASIC Signal Analyzer Developed in ETRI)는 논리회로의 시뮬레이션 결과를 입력으로 받아서 그래픽 화면으로 논리파형으로 나타내고, 파형의 상호관계를 분석하기 위한 다양한 분석 기능들을 제공하는 파형분석용 CAD 툴이다. 파형분석은 설계 과정 중에서 수 없이 반복되는 작업이기 때문에 파형분석기의 성능이 설계기간 단축에 결정적인 영향을 미치게 된다. ASADE는 상용 파형분석기보다 GUI 환경, 처리속도, 분석 기능이 뛰어난 툴이다.

• The Transactions of the Korea Information Processing Society
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• v.1 no.4
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• pp.517-530
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• 1994

In this paper, design of small microprocessor unit is implemented using research purpose VHDL and CAD tools by top-down design method. For this, original basic MPU and its pipelining architectures are suggested. Once, design target, instruction sets, architecture are decided, the operation is confirmed by C language simulation, and then the operation is confirmed by checking internal register contents for given inputs in the case of VHDL simulation. Then, design layouts are made by full/semi-custom design methods by research CAD tools and related simulation is implemented. The feasibility of suggested pipelined structure for performance improvement is confirmed by simulation, and related problems and future research directions are discussed. In conclusion, the MPU design methodology is set up and the design change of architecture is possible by this paper.

• Proceedings of the Korea Multimedia Society Conference
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• 2003.11b
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• pp.651-655
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• 2003

본 논문에서는 맞춤 가구 제작 및 제작된 가구의 배치를 위한 효율적이면서도 사용하기 용이한 3D Visual 디스플레이 시스템을 개발하고자 한다. AutoCAD로 만들어진 평면파일(*.dxf) 그리고 3D 제작툴로 만들어진 오브젝트 파일(*.3ds)을 이용하여 현실감 있도록 시뮬레이션 하는 것을 목표로 한다. 2D로 제작된 AutoCAD 평면 설계 파일을 이용하여 평면 파일을 3D 투시도로 변환하고 3DS파일로 구축한 객체들을 배치한 뒤 텍스처매핑, 렌더링 등을 구현하여 최대한 현실감을 낼 수 있도록 개발한다.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.13 no.3
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• pp.1014-1020
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• 2012

This paper focuses on the development of a supporting S/W tool that can minimize designer's manual operations and errors in metal mold design based on a 3D solid model. The scope in this work includes the offset surface modeling, the computation of the padding force, the generation of material table, the decision of hole position, the estimation of the size of raw material, which are the essential parts of press die and mold design in automotive industry. The proposed system has been developed as a plug-in type using Pro/E API and Visual C++ in order to put the system into the menu functions of Pro/E which is one major 3D CAD systems in the manufacturing industry.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.42 no.2 s.332
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• pp.57-64
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• 2005

In this paper, we develop the common CAD tool that creates the automatically BIST IP by user settings for the convenient test of embedded memory. Previous tools have defect that when memory model is changed, BIST IP must re-designed depending on memory model because existing tools is limited the widely used algorithms. We develop the tool that is created automatic BIST IP. It applies the algorithm according to the memory model which user requests We usually use the multi-port asynchronous SRAM needless to refresh as the embedded memory. However, This work researches on the dual-port SRAM.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.1A
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• pp.66-72
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• 2002

In this paper, we implemented the GenJTAG, a CAD tool, which generates a code of boundary scan circuit supporing a board level testing and d BIST(Built-In Self Test) written in verilog-HDL. A boundary scan circuit code that supports user's own BIST instructions is generated based on the informations from the users. Most CAD tools hardly allow users to add their own BIST instructions because the generated code described in gate-level. But the GenJTAG generates a behavioral boundary scan circuit code so users can easily make a change on the generated code.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11a
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• pp.709-711
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• 2005

이 논문에서는 CATIA, PRO-E 등의 CAD에서 3D 모델을 생성할 때 사용하는 파라메트릭 솔리드 모델링 기법에서 일반적으로 사용하는 방법보다 모델링 데이터의 용량을 크게 줄일 수 있는 방법에 대하여 고찰한다. 3D 파라메트릭 솔리드 모델링 기법은 기본적인 상세 솔리드들을 생성하여 부울(Boolean) 연산으로 이들을 조합하여 복잡한 형상(geometric object)을 만드는데 이 과정에서 많은 부울 연산이 수행된다. 그런데 각각의 상세 솔리드들의 크기가 필요 이상으로 크게 만들어 짐으로써 생성된 모델의 데이터 용량이 방대하게 되고 생성시간에도 영향을 미친다. 여기에서는 실무 경험을 바탕으로 처음에 생성된 상세 솔리드의 불필요한 부분을 제거하여 부울 연산에 알맞은 크기로 변경하여 모델링 데이터의 용량을 줄이는 방법을 제안한다.