• 정보처리학회논문지D
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• 제8D권5호
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• pp.593-604
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• 2001

데이타베이스 공유 시스템(Database Sharing System:Dss)은 고성능의 트랜잭션 처리를 위해 제안된 구조이다. DSS에서 고속의 통신망으로 연결된 노드들은 별도의 메모리와 운영체제를 가지며, 데이타베이스를 저장하고 있는 디스크 모든 노드에 의해 공유된다. 빈번한 디스크 액세스를 피하기 위해 각 노드는 최근에 액세스한 데이타 페이지와 인덱스 페이지들을 자신의 메로리 버퍼에 캐싱한다. 일반적으로 B-트리 인덱스페이지들은 데이타 페이지에 비해 빈번하게 캐싱되고, Fetch, Fetch Next, 삽입, 그리고 삭제와 같은 복잡한 연산을 수행하므로, 높은 동시성을 지원하는 효율적인 캐쉬 일관성 기법이 필요하다. 본 논문에서는 DSS에서 B-트리 인덱스 페이지의 식별자와 리프 페이지의 PageLSN을 사용한 캐쉬 일관성 기법을 제안한다.

• 대한전자공학회논문지TC
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• 제43권12호
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• pp.53-60
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• 2006

WiBro의 핸드오버는 IEEE 802.16e 기반인 하드 핸드오버 방법이고 핸드오버시 주위 neighbor advertisement 메시지에서 주위 cell의 상태와 RAS(Radio Access Station) ID를 확인하여 핸드오버를 한다. 이때 주변 RAS로 HO-notification 메시지를 보낸다. 예상되는 RAS로 HO-notification 메시지를 보냄으로써 불필요한 signal이 많이 발생하게 되고 핸드오버 수행 시 packet 손실이 발생한다. 이로 인하여 서비스의 품질저하가 발생한다. 이러한 문제점을 해결하기 위하여 LPM(Last Packet Marker) 핸드오버 방법이 제안되었다. LPM 핸드오버는 핸드오버 동안 미리 data packet을 저장하기 때문에, seamless 핸드오버를 지원한다. 또한, GPS를 이용하여 PSS(Portable Subscriber Station)의 위치를 파악함으로써, 이동이 예상되는 RAS를 예측하는 방법과 선인증 과정을 이용하여 이동하고자 하는 RAS를 미리 예약하는 방법들이 제안되고 있다. LPM 핸드오버 방법과 선인증 과정을 이용한 방법은 PSS와 RAS에 부담을 주고, 많은 traffic이 발생한다. 본 논문에서는 이러한 문제점을 해결하기 위해 PSS 이동 예측 알고리즘을 제안한다. PSS가 history cache를 가지고 있고 history cache가 가지고 있는 과거의 핸드오버 data와 비교하여 target RAS를 정하고 HO-notification-RSP 메시지를 target RAS로부터 받을 때 crossover node에 target RAS를 알림으로써 serving RAS와 target RAS로 data 패킷을 bicast하고 target RAS는 buffer에 저장하였다가 핸드오버 완료시 전송함으로써 패킷 손실을 막고 불필요한 시그널링 트래픽을 막는 알고리즘을 제안하였다. 시그널링 트래픽은 history cache가 성공시 약 48%의 traffic이 감소되었고 history cache 실패시 약 기존 핸드오버 보다 약 6%의 traffic이 증가되었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
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• pp.74-76
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• 1998

본 논문에서는 유닉스 파일 시스템에서의 버퍼캐쉬 크기에 따라 사용자 데이터와 메타데이터의 버퍼 캐쉬 히트율을 분석하였다. 그리고 메타 데이터가 유닉스 운영체제 파일 시스템의 성능에 미치는 영향을 분석하고 이를 기반으로 버퍼 캐쉬의 동적 특성과 성능의 장애 요인들을 분석하였다. 유닉스 운영체제에서 사용되는 사용자 데이터와 메타데이터에 대한 버퍼 캐쉬의 동적인 동작을 분석하기 위하여 trace-driven방법을 이용하였으며 이를 위하여 시뮬레이터를 작성.사용하였다. 파일 시스템은 특정 유닉스 버전에 영향을 받지 않기 위해 USF[1]에 기초하였고, 작업부하(workload)로는 Sprite- trace 데이터 중 allspice 서버에서 추출한 데이터를 사용하였다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2003년도 추계학술발표대회(하)
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• pp.1039-1042
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• 2003

웹 정보의 급격한 양적 팽창은 네트워크 병목 현상과 사용자의 지연시간 증가 및 웹 서버의 과부하 등의 문제를 야기하고 있다. 이를 완화시키기 위한 방법으로 웹 캐슁이 이용되는데, 전통적인 캐슁과는 달리 문서의 종류와 크기가 가변적이며 많은 사용자의 요구를 처리해야하는 특성이 있다. 따라서 본 논문에서는 동적인 웹 환경과 한정된 크기의 웹 캐쉬 공간의 사용 효율을 향상시켜 캐쉬 적중률을 증가시키기 위한 방법으로, 서비스되는 각 파일의 메타정보를 Main Server의 캐쉬에 리스트 형태로 유지하는 CRBM(Client Request Buffer Manager)을 제안한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.345-348
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• 2001

In this paper, we present a effective low-power technique which can reduce significantly the switching activity in instruction address bus, pipeline and I-cache. Using this method, named Guarded Operation, we has implemented address register. address bus architecture without complex hardware and designed loop buffer without tag. These architectures reduce 67% of switching activity with little overhead and also increase instruction-fetch performance.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 가을 학술발표논문집 Vol.29 No.2 (1)
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• pp.421-423
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• 2002

동영상 정보 검색 시스템은 비교적 작은 크기의 동영상 클립과 클립을 인덱싱하기 위한 키 프레임으로 구성된다. 본 논문에서는 동영상 정보 검색 시스템을 위한 버퍼 캐시에서 버퍼 교체 기법을 연구하였고, 버퍼 캐시 사용의 효율성을 연구하였다. 실험을 통해 버퍼 캐시가 좋은 성능을 가지려면 적은 수의 동영상 클립에 요청이 편중되어야 함을 알 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2013년도 춘계학술발표대회
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• pp.93-96
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• 2013

모바일 환경에서 전력 손실이 중요한 문제 중 하나가 됨에 따라, MRAM과 플래시메모리와 같은 비 휘발성 메모리가 차세대 모바일 컴퓨터에 널리 사용될 것이다. 본 논문에서는 DRAM/MRAM 하이브리드 메인 메모리의 제한적인 쓰기 연산 성능을 고려한 효율적인 버퍼 캐시 기법을 연구했다. 제안한 기법은 MRAM 의 제한적인 쓰기 연산 성능을 고려하고 플래시 메모리 저장 장치의 삭제 연산 횟수를 최소화한다.

• 대한임베디드공학회논문지
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• 제12권6호
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• pp.377-384
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• 2017

The scope of the matrix application is so broad that it can not be limited. A typical matrix application area in computer science is image processing. Particularly, radar scanning equipment implemented on a small embedded system requires real-time matrix transposition for image processing, and since its memory size is small, a general matrix transposition algorithm can not be applied. In this case, matrix transposition must be done in disk space, such as flash disk, using a limited memory buffer. In this paper, we analyze and improve a recently published flash disk-based matrix transposition algorithm named as asymmetric sub-matrix transposition algorithm. The performance analysis shows that the asymmetric sub-matrix transposition algorithm has lower performance than the conventional sub-matrix transposition algorithm, but the improved asymmetric sub-matrix transposition algorithm is superior to the sub-matrix transposition algorithm in 13 of the 16 experimental data.

• 대한임베디드공학회논문지
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• 제7권4호
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• pp.201-207
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• 2012

Currently, NAND Flash memory has been widely used in consumer storage devices due to its non-volatility, stability, economical feasibility, low power usage, durability, and high density. However, a high capacity of NAND flash memory causes the high power consumption and the low performance. In the convention memory research, a hierarchical filter mechanism can archive an effective performance improvement in terms of the power consumption. In order to attain the best filter structure for NAND flash memory, we selected a direct-mapped filter, a victim filter, a fully associative filter and a 4-way set associative filter for comparison in the performance analysis. According to the results of the simulation, the fully associative filter buffer with a 128byte fetching size can obtain the bet performance compared to another filter structures, and it can reduce the energy*delay product(EDP) by about 93% compared to the conventional NAND Flash memory.

• 디지털산업정보학회논문지
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• 제12권4호
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• pp.71-79
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• 2016

This study proposes a performance model of a shared bus multi-processor system and analyzes the effect of input/output types on system performance and overload of shared resources. This system performance model reflects the memory reference time in relation to the effect of input/output types on shared resources and the input/output processing time in relation to the input/output processor, disk buffer, and device standby places. In addition, it demonstrates the contribution of input/output types to system performance for comprehensive analysis of system performance. As the concept of workload in the probability theory and the presented model are utilized, the result of operating and analyzing the model in various conditions of processor capability, cache miss ratio, page fault ratio, disk buffer hit ratio (input/output processor and controller), memory access time, and input/output block size. A simulation is conducted to verify the analysis result.