• 한국컴퓨터정보학회논문지
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• 제19권4호
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• pp.35-41
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• 2014

본 논문은 소프트웨어 기반의 2D BitBLT 엔진을 pSOS 운영체제에서 구현하는 것을 제안하였으며, 제안된 BitBLT엔진을 환자감시장치에서 동작을 검증하였다. 본 논문에서 제안한 방법의 검증을 위해, 환자감시장치 보드를 기반으로 하는 별도의 프로토 타입 PCB 보드를 제작하고, 동작을 검증하였다. 메인 보드는 ARM9 기반의 CPU로 설계하였으며, 하드웨어 기반의 BitBLT 모듈을 소프트웨어 기반의 모듈로 동작하면서 가중되는 CPU의 부하문제의 해결을 위해 200Mhz 프로세서 대신 400Mhz 프로세서로 변경하였다. 본 논문에서는 환자감시장치에서 GUI를 구현하는데 있어 그래픽 콘트롤러의 핵심요소 중의 하나인 2D BitBLT 모듈을 커널의 디바이스 드라이버로 구현하였다.

• 전자공학회논문지
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• 제51권1호
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• pp.107-115
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• 2014

영상의 저 비트 변환 기반의 비트 플레인 정합방법(Bit-Plane Matching : BPM)은 기존의 블록 정합 방법들과 비교해 계산량을 줄이고 간단한 하드웨어 구조 설계를 통해 블록 정합 결과를 획득할 수 있지만, 블록 정합의 정확도가 비교적 낮은 문제점을 가지고 있다. 본 논문에서는 기존의 BPM방법들과 비교해 블록 정합의 정확도를 증가시키면서 동시에 논리 연산으로 정합 결과를 계산할 수 있는 저 비트 변환 기반의 절대 오차합(Reduced-bit transform based Sum of Absolute Difference : R-SAD)을 이용한 블록 정합 알고리즘을 제안한다. 이 방법은 현재 영상과 참조영상을 각각 2-bit의 영상으로 변환하고, 2-bit의 4레벨에 대한 입출력 관계를 이용하여 진리표를 획득한다. 진리표는 Karnaugh map을 통해 간소화 되어 논리 연산으로 절대 오차를 계산할 수 있다. 제안된 방법의 성능 평가를 위한 움직임 보상(Motion Compensation) 실험에서, R-SAD는 기존의 블록 정합 방법들과 비교해 높은 정확도의 정합결과를 획득할 수 있었다.

• IEIE Transactions on Smart Processing and Computing
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• 제5권5호
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• pp.310-318
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• 2016

Emerging technologies such as the Internet of Things (IoT) and the Advanced Driver Assistant System (ADAS) often have image transmission functions with tough constraints, like low power and/or low delay, which require that they adopt line-based, low memory compression methods instead of existing frame-based image compression standards. Bit rate control in the conventional frame-based compression systems requires a lot of hardware resources when the scope of handled data falls at the frame level. On the other hand, attempts to reduce the heavy hardware resource requirement by focusing on line-level processing yield uneven image quality through the frame. In this paper, we propose a bit rate control that maintains consistency in image quality through the frame and improves the legibility of text regions. To find the line characteristics, the proposed bit rate control tests each line for ease of compression and the existence of text. Experiments on the proposed bit rate control show peak signal-to-noise ratios (PSNRs) similar to those of conventional bit rate controls, but with the use of significantly fewer hardware resources.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.603-604
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• 2008

This paper implemented The LED illuminance control IP based on 8bit RISC Processor. 8bit RISC Processor designed hardware interrupts, an interface for serial communications, a timer system with compare-capture-reload resources and a watchdog timer. LED Array consists of Red, Green, Blue, White and Warm White. The illuminance control IP is used to LED Board control with 8bit data.

• 한국전기전자재료학회논문지
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• 제16권9호
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• pp.771-774
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• 2003

In this paper, the programming characteristics of the multi-bit devices based on SONOS structure are investigated. Our devices have been fabricated by 0.35 $\mu\textrm{m}$ complementary metal-oxide-semiconductor (CMOS) process with LOCOS isolation. In order to achieve the multi-bit operation per cell, charges must be locally frapped in the nitride layer above the channel near the source-drain junction. Programming method is selected by Channel Hot Electron (CUE) injection which is available for localized trap in nitride film. To demonstrate CHE injection, substrate current (Isub) and one-shot programming curve are investigated. The multi-bit operation which stores two-bit per cell is investigated. Also, Hot Hole(HH) injection for fast erasing is used. The fabricated SONOS devices have ultra-thinner gate dielectrics and then have lower programming voltage, simpler process and better scalability compared to any other multi-bit storage Flash memory. Our programming characteristics are shown to be the most promising for the multi-bit flash memory.

• 정보처리학회논문지A
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• 제18A권6호
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• pp.265-270
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• 2011

다양한 영역에서32비트 명령어 기반 마이크로프로세서의 사용이 일반화되고 있지만, 임베디드 시스템 환경에서는 여전히 16비트 명령어 기반 프로세서가 널리 사용되고 있다. 인텔 8086, 80286 및 모토로라 68000, 그리고 에이디칩스의 AE32000과 같은 프로세서들이 그 대표적인 예이다. 그러나, 16비트 명령어들은 32비트 명령어보다 그 크기로 인해 상대적으로 낮은 표현력을 가지고 있어 동일한 기능을 구현하는데 32비트 명령어 기반 프로세서에 비해 많은 명령어를 수행해야 한다는 문제점을 가지고 있다. 실행 명령어 수는 프로세서의 실행 성능과 밀접한 관련을 가지므로 16비트 명령어셋의 표현력을 향상시켜 성능 저하 문제를 해결할 필요성이 있다. 본 논문에서는 기존의 그래프 컬러링 기반 레지스터 할당(Graph-coloring based Register Allocation) 알고리즘을 보완한 페어 레지스터 할당(Pair Register Allocation) 알고리즘을 제안하고, 이를 통한 성능 분석 결과 및 추후 연구 방향을 제시하고자 한다.

• 방송공학회논문지
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• 제18권2호
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• pp.297-310
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• 2013

본 연구에서는 디지털 방송 TV, VOD 등 제한된 네트워크 대역폭에서 서비스를 제공하기 위해 비디오 콘텐츠를 부호화하는 과정에서 고정된 비트율을 이용한 화질과 비교하여 주관적 화질을 유지하면서 적절한 비트율을 찾는 방법을 제시한다. 제안하는 예측 구조는 먼저 프레임에서 비트와 연관성이 있는 파라미터를 추출하여 프레임의 복잡도를 계산한 후, 비트가 많이 할당될 것으로 예상되는 프레임을 찾아 후보 프레임으로 추출하며, 추출된 후보 프레임들에 대해 실제 부호화하는 과정으로써 목표 화질을 기준으로 수학적 모델링을 통해 최종적으로 전송될 비트율을 예측하는 구조를 설계하였다. 실험 결과, 고정 비트율에 비해 저복잡도 영상에서 평균 43%의 비트 감소율을 보였으며, 이러한 영상의 비트 감소율이 있음에도 주관적 화질을 유지함을 알 수 있었다. 비디오 콘텐츠별 적절한 비트율을 찾기 위해 기존 구조에서는 다수의 부호화를 통해 결과물들의 주관적 화질 검증을 반복적으로 거치는 반면, 제안하는 구조는 사람이 관여하여 주관적 화질 검증을 반복적으로 수행하지 않아도 되며 일부 프레임만을 부호화하여 비트율 예측이 가능하다. 따라서 전체 프레임 중 평균 4% 프레임을 부호화하여 자동적으로 비트율을 찾을 수 있다.

• 대한전자공학회논문지TC
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• 제41권8호
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• pp.55-62
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• 2004

본 논문은 Ubiquitous ID 시스템의 고속 충돌 방지 알고리즘 2가지를 제안하고 분석한다. 제안한 Ubiquitous ID 시스템에서의 고속 충돌 방지 알고리즘들과 기존의 이진 탐색 알고리즘, time slot을 이용한 slotted 이진 트리 알고리즘, 그리고 Auto-ID 센터에서 제안한 bit-by-bit 이진 트리 알고리즘을 수학적으로 비교 및 분석하였다. 수학적 분석 결과는 OPNET 모의실험을 통하여 그 결과를 검증하였다. 분석 결과에 의하면 제안한 Modified bit-by-bit 이진 트리 알고리즘의 성능이 기존의 충돌 방지 알고리즘 중 가장 좋은 성능을 보이는 bit-by-bit 이진 트리 알고리즘과 비교할 때 리더의 전송요구에 응답한 태그의 개수가 20개일 경우에는 약 5%정도의 성능향상이 있었으며 리더의 전송요구에 응답한 태그의 개수가 200개일 경우에는 100%의 성능향상이 있었다. 또한, 제안한 Enhanced bit-by-bit 이진 트리 알고리즘의 성능은 Modified bit-by-bit 이진 트리 알고리즘보다 각각의 경우 약 355%와 145%의 성능향상이 있었다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.205-210
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• 2001

본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.

• 대한전자공학회논문지TC
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• 제42권5호
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• pp.47-54
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• 2005

본 논문은 RFID 시스템에서의 태그 Anti-collision 알고리즘을 제안하고 분석한다. 제안한 RFID 시스템에서의 Anti-collision 알고리즘과 기존의 이진 방식 알고리즘들(이진 탐색 알고리즘, time slot을 이용한 slotted 이진 트리 알고리즘, Auto-ID 센터에서 제안한 bit-by-bit 이진 트리 알고리즘)을 수학적으로 비교하고 분석하였다. 수학적 분석 결과는 OPNET 모의실험을 통하여 그 결과를 검증하였다. 분석 결과에 의하면 제안한 Improved bit-by-bit 이진 트리 알고리즘의 성능이 기존의 Anti-collision 알고리즘 중 가장 좋은 성능을 보이는 bit-by-bit 이진 트리 알고리즘과 비교할 때 리더의 전송요구에 응답한 태그의 개수가 20개일 경우에는 약 $304\%$정도의 성능향상이 있었으며 리더의 전송요구에 응답한 태그의 개수가 200개일 경우에는 $839\%$의 성능향상이 있었다.