• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.445-454
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• 2015

As the feature sizes and the operating charges continue to be scaled down, multi-bit soft errors are becoming more critical in SRAM designs of a few nanometers. In this paper, we propose an efficient error detection technique to reduce the size of parity bits by applying a 2D bit-interleaving technique to 3D bit-partitioned SRAM devices. Our proposed bit-interleaving technique uses only 1/K (where K is the number of dies) parity bits, compared with conventional bit-interleaving structures. Our simulation results show that 1/K parity bits are needed with only a 0.024-0.036% detection error increased over that of the existing bit-interleaving method. It is also possible for our technique to improve the burst error coverage, by adding more parity bits.

• 제어로봇시스템학회논문지
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• 제20권4호
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• pp.443-448
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• 2014

Soft errors in memory devices that caused by radiation are the main threat from a reliability point of view. This threat can be commonly overcome with the combination of SEC (Single-Error Correction) codes and scrubbing technique. The interleaving architecture can give memory devices the ability of tolerating these soft errors, especially against multiple-bit soft errors. And the interleaving distance plays a key role in building the tolerance against multiple-bit soft errors. This paper proposes a reliability model of an interleaved memory device which suffers from multiple-bit soft errors and are protected by a combination of SEC code and scrubbing. The proposed model shows how the interleaving distance works to improve the reliability and can be used to make a decision in determining optimal scrubbing technique to meet the demands in reliability.

• 대한전자공학회논문지
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• 제27권6호
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• pp.901-909
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• 1990

With a wide spread of 32 bit personal computers, a simple structure and high performance memory system have been highly required. In this paper, a memory block is constructed by using a modified hierarchical bit line in which the DRAM bit line and the latch which works as a SRAM cell are integrated by an interface gate. And the new architecture memory DSRAM(Dynamic Static RAM) is proposed by interleaving the 16 memory block. Because the DSRAM works with 16 page, the page is miss ratio becomes small and the RAS precharge time which is incurred by page miss is shortened. So the DSRAM can implement an optimum page interleaving and it has good compatibility to the existing DRAMs. The DSRAM can be widely used in small computers as well as a high performance memory system.

• 대한전자공학회논문지TC
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• 제42권8호
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• pp.11-16
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• 2005

본 논문은 스크램블링(Scrambling), 길쌈부호화(Convolutional Encoding), 펑처링(Puncturing), 인터리빙(Interleaving) 등과 같은 연산에 공통적으로 필요한 비트 조작(Bit Manipulation)을 효율적으로 지원하기 위한 비트 조작 연산 가속기를 제안한다. 기존의 DSP는 곱셈 및 가산 연산을 기본으로 연산기가 구성되어 있으며 워드 단위로 동작을 함으로 비트 조작 연산의 경우 비효율적인 연산을 수행할 수밖에 없다. 그러나 제안한 가속기는 비트 조작 연산을 다수의 데이터에 대해 병렬 쉬프트와 XOR 연산, 비트 추출 및 삽입 연산을 효율적으로 수행할 수 있다. 제안한 가속기는 VHDL로 구현 하여 삼성 $0.18\mu m$ 표준 셀 라이브러리를 이용하여 합성하였으며 가속기의 게이트 수는 1,700개에 불과하다. 제안한 가속기를 통해 스크램블링, 길쌈부호화, 인터리빙을 수행시 기존의 DSP에 비해 $40\~80\%$의 연산 사이클의 절감이 가능하였다.

• 대한전자공학회논문지SP
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• 제41권6호
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• pp.1-7
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• 2004

디지털 미디어와 통신 네트워크의 급속한 발전으로 적절한 지적소유권(IPR) 보호 기술인 데이터 인증방법에 대한 필요성이 절실히 요구되고 있다. 본 논문에서는 정보량이 많은 워터마크를 삽입하여도 워터마크가 삽입된 영상의 화질을 열화시키지 않고, 특히 영상의 일부가 제거되는 공격에서 강인성을 갖기 위해, 제안한 선형비트확장(LBX) 인터리빙을 이용하여 마킹 공간인 이산 웨이브렛 변환(DWT)영역의 자주파수 계수에 그레이스케일 워터마크 로고를 삽입하는 새로운 영상 워터마킹 기술을 제안하였다. 실험결과 영상절단과 영상회전 등과 같은 영상의 일부가 제거되는 공격에 대해서 특히 높은 강인성을 가짐을 검증하였다.

• 한국통신학회논문지
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• 제31권5C호
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• pp.497-502
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• 2006

본 논문에서는 디지털 컨텐츠의 저작권 보호를 위해 기존의 고정된 셔플링 테이블을 이용한 암호화의 가장 큰 단점인 평문 공격에 대한 취약성을 보완할 수 있는 암호화 기법을 제안하였다. 이를 위해 우선, 영상의 특징 값에 따라 적응적으로 변하는 인터리빙 방법을 제안하고 제안된 인터리빙 방법만을 사용하여 DPCM 처리된 $8^*8$블록을 셔플링하는 암호화 방법과 인터리빙과 기존의 랜덤 셔플링 방법을 결합한 다중 셔플링 방법을 이용하여 영상을 암호화하는 두 가지 방법을 제안하였다. 모의 실험 결과 제안한 두 가지 셔플링 방법을 이용한 암호화 방법은 영상의 국소적인 특징 값에 따라 적응적으로 변하기 때문에 기존의 고정된 형태의 랜덤 셔플링 테이블만을 사용하는 방법에 비해 평문 공격에 강인한 특징을 가졌고 또한 추가적인 비트량 증가도 발생하지 않는 장점을 보였다.

• 대한전자공학회논문지SD
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• 제38권10호
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• pp.721-727
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• 2001

본 논문에서 우리는 홀로그래픽 디지털 정보 저장 장치를 위한 2차원 인터리빙 구조를 제안한다. 이 저장장치에서는 다량의 디지털이진 정보를 2차원 정보 영상(1000×1000 bits) 안에 실어서 기록 및 재생, 처리하게 된다. 따라서, 저장 장치에서 발생하는 연집 오류(burst error) 또한 2차원의 형태를 띄게 되며, 이를 극복하기 위해 정보 영상 안에서 효율적인 2차원 인터리빙을 해야 할 필요가 있다. 연집 오류의 형태와 위치가 불규칙적임을 감안하여 각 부호어의 bit들을 2차원 상으로 흩뜨리면, 각 부호어의 bit들은 정삼각 격자 구조를 이루며 분포해야 한다. 이러한 정삼각 격자 형태의 인터리빙을 구현하기 위한 요소와 알고리즘을 제안한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.715-718
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• 1998

본 논문에서는 시분할 구조와 1.5bit 디지털 에러보상을 사용하여 작은 면적을 갖는 저 전압, 저전력 10bit 1㎒ 사이클릭 A/D 변환기를 제안하였다. 제안된 사이클릭 A/D 변환기는 시분할 구조를 사용함으로서 변환속도의 향상과 저 전력 특성을 가질 수 있었으며 1.5bit 디지털 에러 보상을 사용함으로서 10bit의 고해상도와 저 전력 특성을 구현할 수 있었다. 제안된 사이클릭 A/D 변환기는 0.6㎛ CMOS Nwell 공정 parameter로 simulation 하였으며 layout 결과 칩면적은 1.1㎜×0.8㎜ 이며 이는 비슷한 성능을 갖는 다른 A/D 변환기에 비하여 매우 작은 크기이다. 제안된 사이클릭 A/D 변환기는 3V의 전원전압에 1.6㎽의 전력소모를 갖는다. Matlab simulation 결과 INL, DNL은 각각 0.6LSB, 0.7LSB 이하의 값을 보였다.

• 방송공학회논문지
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• 제4권1호
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• pp.32-43
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• 1999

본 논문은 전파의 간섭이 심한 극한통신 상황에서 통신 정보의 감청, 방해를 극복하는 능력을 갖는 주파수도약 통신시스템을 이용하여 음성 및 데이터 정보를 안정적으로 전송할 수 있는 방법을 다루었다. 일반적인 FEC 및 비트 인터리빙 방법을 적용할 경우, 시스템이 복잡해지고 오류 정정 부호화 및 비트 인터리빙 처리에 많은 시간이 소요된다. 본 논문에서는 구조가 간단하면서 극한조건의 주파수도약통신 상황에서 음성 및 데이터를 무선간섭에 대처할 수 있도록 주파수도약 시스템에 적합한 부호화하는 정보 부호화 기법인 다수 오류 정정 기법 및 블록 인터리빙 기법이 제안되었다. 송신기에서 저속 데이터를 일정한 블록 단위로 반복 프레임을 구성하여 20Kbps 도약홉 프레임 셀을 전송하고 수신기에서는 블록 디코딩 및 majority 오류 정정 기법을 사용하여 도약 채널에서 발생되는 연집 오류 혹은 랜덤 오류를 정정한다. 제안한 방법을 정보부호화/복호화 처리 단축 및 계산 복잡도를 단순화시키면서 채널 극복 성능을 개선하였고 시스템 시험을 통하여 성능을 확인하였다.

• 대한전자공학회논문지TC
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• 제37권3호
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• pp.9-17
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• 2000

본 논문에서는 Quadrature Detector를 이용하여 4FSK 신호 변복조 시스템에 대한 전반적인 분석 및 시뮬레이터를 구현하였다. 구현 기준은 무선 호출시스템 표준인 FLEX 규격을 따랐으며 이에 따라 Pre-modulation 필터 및 데이터 프레임을 구성하였다. 심볼동기 알고리즘은 128bit 구간동안의 프리앰블 패턴을 이용하여 심볼동기를 획득할 수 있는 효율적인 개루프 방식을 제안하였으며, 다양한 UW 검출 방식 중 최적 UW 검출방식인 비주기자기상관 우수코드에 의한 32bit의 최적 UW 패턴을 제안하였다. 아울러 Quadrature Detector의 BER 특성을 AWGN 환경에서 뿐만 아니라 페이딩환경에서 BCH Coding과 Interleaving을 적용해 부호이득을 분석하였다