• 한국컴퓨터정보학회논문지
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• 제19권4호
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• pp.35-41
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• 2014

본 논문은 소프트웨어 기반의 2D BitBLT 엔진을 pSOS 운영체제에서 구현하는 것을 제안하였으며, 제안된 BitBLT엔진을 환자감시장치에서 동작을 검증하였다. 본 논문에서 제안한 방법의 검증을 위해, 환자감시장치 보드를 기반으로 하는 별도의 프로토 타입 PCB 보드를 제작하고, 동작을 검증하였다. 메인 보드는 ARM9 기반의 CPU로 설계하였으며, 하드웨어 기반의 BitBLT 모듈을 소프트웨어 기반의 모듈로 동작하면서 가중되는 CPU의 부하문제의 해결을 위해 200Mhz 프로세서 대신 400Mhz 프로세서로 변경하였다. 본 논문에서는 환자감시장치에서 GUI를 구현하는데 있어 그래픽 콘트롤러의 핵심요소 중의 하나인 2D BitBLT 모듈을 커널의 디바이스 드라이버로 구현하였다.

• 대한한방내과학회지
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• 제25권4호
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• pp.274-288
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• 2004

Objectives : This study was designed to evaluate the effect on cytotoxicity of Bojungikki-tang(BIT) in human lung cancer H460 cells. Methods : BIT-induced cell death was confirmed as apoptosis characterized by chromatin condensation and increase of the $sub-G_1$, DNA content. It was tested whether the water extract of BIT affects the cell cycle regulators such as, p2l/Cipl, p27/Kipl, cyclin $B_1$. Results : The data showed that treatment of BIT decreased the viability of H460 cells in a dose-dependent manner. p2l/Cip1 is gradually decreased by the addition of the cells with BIT extract. Interestingly, p27/Kip1 is not detected for 24 hr after the addition of BIT extract, however, after 24 hr, p27/Kipl markedly increased. In addition, cyclin $B_1$, decreased in a time dependent manner after the addition of the water extract. The activation of caspase -3 protease was further confirmed by degradation of procaspase-8 protease andpoly(ADP-ribose) polymerase(P ARP) by BIT in H460 cells. Moreover, BIT induced the increase of Bak expression. Conclusion : These results suggest that the extract of BIT exerts anticancer effects to induce the death of human lung cancer H460 cells via down regulation of cell cycle regulators such as p2l/Cip1, and cyclin B1 or up regulation of cell cycle regulators such as p27/Kip1. Moerover results suggest that BIT induces an apoptosis in H460 cells via activation of intrinsic caspase cascades.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권11호
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• pp.5381-5399
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• 2016

Currently, the quantize-and-forward (QF) scheme with high order modulation and quantization has rather high complexity and it is thus impractical, especially in multiple relay cooperative communications. To overcome these deficiencies, an improved low complex QF scheme is proposed by the combination of the low order binary phase shift keying (BPSK) modulation and the 1-bit and 2-bit quantization, respectively. In this scheme, the relay selection is optimized by the best relay position for best bit-error-rate (BER) performance, where the relays are located closely to the destination node. In addition, an optimal power allocation is also suggested on a total power constraint. Finally, the BER and the achievable rate of the low order 1-bit, 2-bit and 3-bit QF schemes are simulated and analyzed. Simulation results indicate that the 3-bit QF scheme has about 1.8~5 dB, 4.5~7.5 dB and 1~2.5 dB performance gains than those of the decode-and-forward (DF), the 1-bit and 2-bit QF schemes, at BER of $10^{-2}$, respectively. For the 2-bit QF, the scheme of the normalized Source-Relay (S-R) distance with 0.9 has about 5dB, 7.5dB, 9dB and 15dB gains than those of the distance with 0.7, 0.5, 0.3 and 0.1, respectively, at BER of $10^{-3}$. In addition, the proposed optimal power allocation saves about 2.5dB much more relay power on an average than that of the fixed power allocation. Therefore, the proposed QF scheme can obtain excellent features, such as good BER performance, low complexity and high power efficiency, which make it much pragmatic in the future cooperative communications.

• 대한전자공학회논문지SD
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• 제44권10호
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• pp.1-6
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• 2007

UHF RFID 태그에 내장하여, 유비쿼터스 센서 네트워크의 구성 기초 소자로 활용 가능한 온도센서 회로를 제안하였다. UHF RFID 내장을 위해 1.5 V 이하의 저전압, 5 uW의 동작 소비 전력소비, $0.1\;^{\circ}C/bit$의 해상도를 설계 목표로 하였다. 온도센서의 구성은 PTAT 전류 발생기, 기준 전류와 전압 발생 회로, 시그마 델타 변환기, 디지털 카운터로 구성되어 있다. 제안된 온도센서는 $0.1\;^{\circ}C/bit$의 해상도를 목표로 설계하였지만, 시뮬레이션에서는 11-bit 출력에서 최대 $0.23\;^{\circ}C/bit$의 해상도를 얻을 수 있었다. 0.25 um CMOS 공정을 설계 및 제작하였고, 전원 전압은 1.5 V, 칩의 면적은 $0.32\;{\times}\;0.22\;mm$이고 동작주파수는 2 MHz이다. 제작된 온도센서의 해상도를 측정한 결과 8-bit 출력에서 평균 $4\;^{\circ}C/bit$로 측정되었다.

• 한국산학기술학회논문지
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• 제22권6호
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• pp.60-66
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• 2021

광물자원의 개발 적합성을 가늠하기 위하여 굴착 장비로 지반 굴착을 통하여 코어를 채취한다. 코어를 채취하기 위해서는 시추장비의 가장 앞부분에 굴착을 위한 비트를 설치하여 직접지반을 굴착한다. 굴착을 진행 중에 드릴 비트는 지반과 직적접인 마찰로 인하여 국부에 응력을 받게 된다. 또한 마찰로 인하여 드릴 비트의 파손이 발생할 수 있기 때문에 지반의 조건에 따라 적합한 비트의 사용이 요구된다. 따라서 본 논문에서는 시추장비에 일반적으로 사용되는 세립비트를 기준으로 현재 개발 되어있는 비트의 모델을 이용하여 각각 이종재료와 동종재료의 보강재를 삽입한 새로운 비트 모델의 형상 및 재질을 비교·분석하였다. 그리고 세립비트의 형상을 각각의 형태로 모델링하여 절삭에 필요한 경도 및 항절력을 이론적 수식을 이용하여 계산하여 적합성을 확인하였다. 또한 기존의 모델과 새로운 형태의 설계모델을 Amsys Program을 이용하여 FEM해석을 실시하여 응력과 변형률을 계산한 결과, 응력이 1.92E+7Pa, 변형율 9.6E-5m/m인 응력과 변형율이 최소화된 새로운 모델을 설계하였고 그에 따른 세립비트 형상 및 구조의 최적화 설계를 진행하였다.

• International journal of advanced smart convergence
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• 제11권4호
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• pp.96-103
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• 2022

This paper presents the analysis of increasing the resolution of True-Time-Delay (TTD) by 0.5-bit for phased-array antenna system which is one of the Multiple-Input and Multiple Output (MIMO) technologies. For the analysis, a 5.5-bit True-Time Delay (TTD) integrated circuit is designed and analyzed in terms of beam steering performance. In order to increase the number of effective bits, the designed 5.5-bit TTD uses Single Pole Triple Throw (SP3T) and Double Pole Triple Throw (DP3T) switches, and this method can minimize the circuit area by inserting the minimum time delay of 0.5-bit. Furthermore, the circuit mostly maintains the performance of the circuit with the fully added bits. The idea of adding 0.5-bit is verified by analyzing the relation between the number of bits and array elements. The 5.5-bit TTD is designed using 0.18 ㎛ RF CMOS process and the estimated size of the designed circuit excluding the pad is 0.57×1.53 mm². In contrast to the conventional phase shifter which has distortion of scanning angle known as beam squint phenomenon, the proposed TTD circuit has constant time delays for all states across a wide frequency range of 4 - 20 GHz with minimized power consumption. The minimum time delay is designed to have 1.1 ps and 2.2 ps for the 0.5-bit option and the normal 1-bit option, respectively. A simulation for beam patterns where the 10 phased-array antenna is assumed at 10 GHz confirms that the 0.5-bit concept suppresses the pointing error and the relative power error by up to 1.5 degrees and 80 mW, respectively, compared to the conventional 5-bit TTD circuit.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
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• pp.71-73
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• 1998

새로운 DEC Alpha, MINPS R40001[1], PowerPC등과 같은 64-bit 마이크로프로세서는 운영체제와 응용프로그램에 매우 광활한 64-bit 주소공간(wide address system)을 제공한다. 64-bit 주소공간은 중소규모 분산 컴퓨터 시스템의 모든 데이터를 포함할 수 있는 크기이다. 이 64-bit 주소공간은 32-bit 주소공간과 다른 방법으로 활용하는 것을 가능하게 해주었다. 지금까지의 시스템과는 달리 WAS(wide address system)에서는 모든 프로세서들이 하나의 주소공간을 공유함으로서 프로세서간 자료의 공유 및 통신이 간편하게 이루어 질 수 있다. 공유된 광활한 64-bit 주소공간의 상용방안은 WAS 시스템 연구에서 매우 중요하다. 본 논문에서는 WAS 시스템의 보다 구현하기 쉬운 64-bit 주소공간의 설계에 대해서 제안한다.

• 한국항행학회논문지
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• 제11권4호
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• pp.388-393
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• 2007

변환부호화기(Transform coders)를 설계함에 있어서 비트 할당(Bit allocation)은 중요한 설계 요인 중의 하나이다. 본 논문에서는 고해상(high-resolution) 이론에 의한 수식들을 바탕으로 각 계수 양자화기들의 비트율을 정수값으로 할당해주는 최적의 알고리즘인 최대 탐욕 알고리즘과 최소 탐욕 알고리즘을 제안하였다. 특히, 제안된 최대 탐욕 알고리즘과 최소 탐욕 알고리즘에서 쌍대성(duality) 성질을 확인할 수 있었다.

• ETRI Journal
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• 제24권4호
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• pp.280-289
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• 2002

In this work, we present a novel approach to the bit allocation problem that aims to minimize overall distortion subject to a bit rate constraint. The optimal solution can be found by the Lagrangian method with dynamic programming. However, the optimal bit allocation for block-based interframe coding is practically unattainable because of the interframe dependency of macroblocks caused by motion compensation. To reduce the computational burden while maintaining a result close to the optimum, i.e., near optimum, we propose an alternative method. First, we present a partitioned form of the bit allocation problem: a "frame-level problem" and "one-frame macroblock-level problems." We show that the solution to this new form is also the solution to the conventional bit allocation problem. Further, we propose a bit allocation algorithm using a "two-phase optimization technique" with an interframe dependency model and a rate-distortion model.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제14권2호
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• pp.724-737
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• 2020

Corrected Block TEA(or XXTEA) is a block cipher designed to correct security weakness in the original block TEA in 1998. In this paper, XXTEA cipher hardware which can encrypt or decrypt between 64-bit and 256-bit messages using 128-bit master key is implemented. Minimum message block size is 64-bit wide and maximal message block size is 256-bit wide. The designed XXTEA can encrypt and decrypt variable-length message blocks which are some arbitrary multiple of 32 bits in message block sizes. XXTEA core of this paper is described using Verilog-HDL and downloaded on Vertex4. The operation frequency is 177MHz. The maximum throughput for 64-bit message blocks is 174Mbps and that of 256-bit message blocks is 467Mbps. The cryptographic IP of this paper is applicable as security module of the mobile areas such as smart card, internet banking, e-commerce and IoT.