• 전자공학회논문지SC
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• 제46권2호
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• pp.72-77
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• 2009

본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력 버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18um 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 $1{\times}1mm^2$이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63mW로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다.

• 한국측량학회지
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• 제38권4호
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• pp.327-343
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• 2020

본 연구는 효율적인 재난 피해 분석을 위해 재난 후 KOMPSAT (Korea Multi-Purpose Satellite)-3/3A Level 1R 영상의 기하품질을 향상하는 방법을 제안한다. 제안 기법은 재난상황에 대한 데이터 수급의 한계를 해결하고자, 영상 수급이 원활한 Planetscope 정사영상과 KOMPSAT-3/3A 영상에 격자기반 SIFT (Scale Invariant Feature Transform) 기법을 적용하여 RPC (Rational Polynomial Coefficient) 보정에 필요한 GCP (Ground Control Point, 지상기준점)를 취득한다. 제안 기법을 검증하기 위해 2019년 4월 강릉 산불 피해 지역의 KOMPSAT-3 영상과 토지피복의 다양성을 고려하여 추가된 대전지역 KOMPSAT-3A 영상에 제안 기법을 적용하였다. 생성된 KOMPSAT-3/3A 정사영상의 기하품질을 검증한 결과, KOMPSAT-3 다중분광 영상의 위치오차 (RMSE: Root Mean Square Error)가 6.62화소에서 1.25화소로, KOMPSAT-3A의 경우 7.03화소에서 1.66화소로 감소되어 영상의 기하품질이 향상됨을 확인하였다. 기하품질이 향상된 KOMPSAT-3 정사영상은 산불 발생 전 Planetscope 정사영상과 비교되었으며, 이를 통해 향상된 기하품질이 산불 피해 지역 분석에 적합하다고 판단하였다. 본 연구는 GCP 취득의 대안으로 Planetscope 정사영상의 사용 가능성을 보여주었으며, 제안 기법은 재난 상황뿐만 아니라 Planetscope 영상의 수급이 가능한 다양한 KOMPSAT-3/3A 활용연구에 적용될 수 있을 것으로 예상된다.

• 한국광학회지
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• 제2권3호
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• pp.139-148
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• 1991

광섬유를 사용하여 미소 교류자기장 (200Hz-2kHz) 감지를 위한 광섬유 간섭계 자기센서시스템을 구성하였다. 자왜효과(magnetostriction effect)가 큰 비정질 metallic glass(2605SC)를 광섬유에 부착하여 자기장 감지부를 제작하고 방향성 결합기 metallic glass(2605SC)를 광섬유에 부착하여 자기장 감지부를 제작하고 방향성 결합기(directional coupler)를 사용한 광섬유 일체식(all-fiber type)으로 Mach-Zehnder 간섭계를 구성하여 외부 자기장의 변화를 간섭계의 위상변화로 변환시켜 그 크기를 측정하였다. 온도변화, 진동 등 주위환경에서 오는 불규칙한 신호에 의한 간섭계의 신호소멸(signal fading) 문제는 능동 위상추적방법(active phase tracking method)으로 간섭계의 기준 광통로(reference arm)에 위치한 위상 변조기에 보상신호를 되먹임으로써, 직각조건(quadrature condition)을 이루어 안정시켰다. 측정 결과 metallic glass의 주파수 반응특성은 900Hz-2kHz 대역에서 거의 비슷한 경향을 보였으며 최대 감도를 나타내는 직류 바이어스 자기장은 3.5 Oe 였다. 미소 교류자기장에 대한 간섭계의 출력은 $\pm$0.5 Oe 범위 안에서 좋은 선형성을 보였다. 1 kHz 교류자기장에 대한 scale factor S는 8.0 rad/Oe 이었으며 최소감지자기장은 $3X10^{-6} Oe/\sqrt{Hz}$(1Hz detection bandwidth)이었다.

• 한국산학기술학회논문지
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• 제20권10호
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• pp.76-91
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• 2019

그간 진화경제학적 관점에서 산업 고유의 특성에 따라 발생하는 기술혁신 패턴을 고찰하고자 하는 시도가 있어왔다. 본 연구는 국내 제조업을 기술집약도에 따라 고기술산업과 저기술산업으로 구분하고 제품혁신 패턴 및 혁신 성과 결정요인의 산업별 차이를 확인하였다. 기존 연구들은 연구개발 수행에 대한 기업의 의사결정 과정에서 연구개발을 수행하도록 만드는 결정요인을 분석에 반영하지 못했다는 지적이 있다. 본 연구에서는 이러한 문제를 극복하기 위해서 Heckman 표본선택모형과 허들모형을 대안으로 제시하고, "2014년 중소기업기술통계조사" 자료의 1,637개 기업에 대해 분석을 실시했다. 분석 결과 제조업의 중소기업이 수행하는 제품혁신 패턴과 제품혁신 성과에 영향을 미치는 결정요인들에 있어 고기술산업과 저기술산업 간 뚜렷한 차이가 있다는 것을 확인 할 수 있었다. 또한, 기존 연구의 한계점을 극복하기 위해 채택한 연구모형의 확장을 통해서 중소기업 연구개발 수행에 대한 의사결정 과정에서 표본선택편의 문제와 허들로 표현되는 문지방이 있다는 것을 발견할 수 있었다. 본 연구는 산업별 제품혁신 패턴의 특징과 제품혁신 성과 결정요인을 다각적으로 살펴보았고, 중소기업의 연구개발 수행에 대한 의사결정 과정을 더 깊이 이해할 수 있었다는 점에서 학술적 의의가 있다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.