• 디지털산업정보학회논문지
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• 제11권3호
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• pp.45-51
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• 2015

In this paper, we discuss the belief propagation decoding algorithm for polar codes. The performance of Polar codes for shorter lengths is not satisfactory. Motivated by this, we propose a novel technique to improve its performance at short lengths. We showed that the probability of messages passed along the factor graph of polar codes, can be increased by multiplying the current message of nodes with their previous message. This is like a feedback path in which the present signal is updated by multiplying with its previous signal. Thus the experimental results show that performance of belief propagation polar decoder can be improved using this proposed technique. Simulation results in binary-input additive white Gaussian noise channel (BI-AWGNC) show that the proposed belief propagation polar decoder can provide significant gain of 2 dB over the original belief propagation polar decoder with code rate 0.5 and code length 128 at the bit error rate (BER) of $10^{-4}$.

• ETRI Journal
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• 제46권3호
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• pp.485-500
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• 2024

A hardware architecture is presented to decode (N, K) polar codes based on a low-density parity-check code-like decoding method. By applying suitable pruning techniques to the dense graph of the polar code, the decoder architectures are optimized using fewer check nodes (CN) and variable nodes (VN). Pipelining is introduced in the CN and VN architectures, reducing the critical path delay. Latency is reduced further by a fully parallelized, single-stage architecture compared with the log N stages in the conventional belief propagation (BP) decoder. The designed decoder for short-to-intermediate code lengths was implemented using the Virtex-7 field-programmable gate array (FPGA). It achieved a throughput of 2.44 Gbps, which is four times and 1.4 times higher than those of the fast-simplified successive cancellation and combinational decoders, respectively. The proposed decoder for the (1024, 512) polar code yielded a negligible bit error rate of 10^-4 at 2.7 E_b/N_o (dB). It converged faster than the BP decoding scheme on a dense parity-check matrix. Moreover, the proposed decoder is also implemented using the Xilinx ultra-scale FPGA and verified with the fifth generation new radio physical downlink control channel specification. The superior error-correcting performance and better hardware efficiency makes our decoder a suitable alternative to the successive cancellation list decoders used in 5G wireless communication.

• 대한전자공학회논문지SP
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• 제47권4호
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• pp.79-89
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• 2010

최근 초경량 비디오 부호를 위해 분산 비디오 부호 (Distributed Video Coding)에 대한 연구가 활발하게 진행되고 있다. 분산 비디오 부호는 H.264/AVC와 같은 종래의 비디오 부호 기술보다 부호화 복잡도는 훨씬 낮지만, 복호기 복잡도는 높은 특징이 있다. 본 논문에서는 분산 비디오 부호의 낮은 부호 및 복호 복잡도를 갖는 관심 영역 (Region-Of-Interest, ROI) 기반의 분산 비디오 부호를 제안하였다. 제안하는 분산 비디오 부호화는 기존의 분산 비디오 부호화와 달리 Wyner-Ziv (WZ) 프레임 전체를 WZ 부호화 하지 않고, 움직임이 많은 영역을 ROI로 두어 ROI 영역만 WZ 부/복호화 함으로서 부/복호화의 복잡도 감소 뿐만 아니라 비트율을 절감 하는 장점을 가지고 있다. 실험을 통해서 제안된 ROI기반의 분산 비디오 부호가 Hall Monitor 영상에서 최대 0.95dB 이득과 Salesman 영상에서 최대 1.87dB의 PSNR 성능 향상을 보였다. 또한, 기존의 분산 비디오 부호 구조보다 부호화 복잡도는 최대 73.7%, 복호기 복잡도는 최대 63.3%를 낮추는 것을 확인하였다. 낮은 복호 복잡도를 위해 기존의 Low-Density Parity-Check (LDPC) 복호 알고리즘으로 사용된 Belief Propagation (BP) 알고리즘 대신 수렴 속도가 최대 41.71% 빠른 Layered BP (LBP) 알고리즘을 이용하였다.

• 대한전자공학회논문지SP
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• 제48권2호
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• pp.53-64
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• 2011

본 논문은 분산 비디오 코딩을 위하여, 수신된 움직임 벡터 기반으로 보조정보의 채널의 상태를 예측하는 기법을 제안한다. 제안한 복호기는 보조정보의 움직임 벡터를 측정하여 부호기로 전송한다. 부호기는 수신된 움직임 벡터를 기반으로 복호기의 보조정보와 동일한 예측 보조정보를 생성함으로써, 복호기의 보조정보의 성능을 측정하고, 이를 복호기로 전송한다. 또한 복호기는 수신된 오류 정보를 통하여 정확한 교차확률을 적응적으로 적용한다. 제안하는 방법은 정확한 신뢰도를 전파함으로써, 채널 복호기의 복잡도를 감소시킬 수 있으며, 적은 패리티 비트로 높은 오류정정 성능을 나타낼 수 있다. 실험 결과, 제안한 방법이 기존의 방법들과 대비하여, 비트-왜곡 성능이 증가하고 복잡도가 감소한 것을 확인 할 수 있다.

• 대한임베디드공학회논문지
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• 제4권4호
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• pp.195-200
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• 2009

As 4G mobile communication systems require high transmission rates with reliability, the need for efficient error correcting code is increasing. In this paper, a novel LDPC (Low Density Parity Check) decoder is introduced. The LDPC code is one of the most popular error correcting codes. In order to improve performance of the LDPC decoder, we use SNR (Signal-to-Noise Ratio) estimation results to adjust coefficients of modified UMP-BP (Uniformly Most Probable Belief Propagation) algorithm which is one of widely-used LDPC decoding algorithms. An advantage of Modified UMP-BP is that it is amenable to implement in hardware. We generate the optimal values by simulation for various SNRs and coefficients, and the values are stored in a look-up table. The proposed decoder decides coefficients of the modified UMP-BP based on SNR information. The simulation results show that the BER (Bit Error Rate) performance of the proposed LDPC decoder is better than an LDPC decoder using a conventional modified UMP-BP.

• ETRI Journal
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• 제37권4호
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• pp.736-742
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• 2015

A serial concatenated decoding algorithm with dynamic threshold is proposed for low-density parity-check codes with short and medium code lengths. The proposed approach uses a dynamic threshold to select a decoding result from belief propagation decoding and order statistic decoding, which improves the performance of the decoder at a negligible cost. Simulation results show that, under a high SNR region, the proposed concatenated decoder performs better than a serial concatenated decoder without threshold with an Eb/N0 gain of above 0.1 dB.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.92-100
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• 2009

본 논문은 LLR-BP 복호 알고리즘을 사용하는 LDPC 복호기의 하드웨어 구조 분석하고 효율적인 복호기의 설계 방법들을 제시하였다. 또한 설계 시 복호 성능 및 하드웨어 복잡도에 영향을 미칠 수 있는 다양한 설계 이슈들을 제시하고 복호 성능의 변화를 모의실험을 통하여 분석하였다. 오류확률을 전달하는 메시지의 양자화는 정수부 3비트, 소수부 4비트를 할당하였고, 복호 성능이 저하되지 않도록 사전정보에 정수부 2비트, 소수부 4비트를 할당하였으며 LUT로 구현되는 $\Psi$(x) 함수를 조합회로인 PWL 블록으로 대체하여 하드웨어 구조의 개선에 대해 논의하였다. 복호 시간을 단축하기 위하여 중첩 스케줄링을 적용하고, 각 복호기 구조 및 설계 변수들의 제한에 따른 하드웨어 자원을 비교함으로써, 하드웨어 복잡도를 분석하였다.

• ETRI Journal
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• 제30권6호
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• pp.807-817
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• 2008

We present a low-density parity-check (LDPC)-based, threaded layered space-time-frequency system with emphasis on the iterative receiver design. First, the unbiased minimum mean-squared-error iterative-tree-search (U-MMSE-ITS) detector, which is known to be one of the most efficient multi-input multi-output (MIMO) detectors available, is improved by augmentation of the partial-length paths and by the addition of one-bit complement sequences. Compared with the U-MMSE-ITS detector, the improved detector provides better detection performance with lower complexity. Furthermore, the improved detector is robust to arbitrary MIMO channels and to any antenna configurations. Second, based on the structure of the iterative receiver, we present a low-complexity belief-propagation (BP) decoding algorithm for LDPC-codes. This BP decoder not only has low computing complexity but also converges very fast (5 iterations is sufficient). With the efficient receiver employing the improved detector and the low-complexity BP decoder, the proposed system is a promising solution to high-data-rate transmission over selective-fading channels.

• 디지털산업정보학회논문지
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• 제8권1호
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• pp.147-155
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• 2012

Fountain codes ensure reliability and robustness for time varying channels in wireless communication. In this paper, the concatenated fountain codes for AWGN and slow fading channels are investigated. Wireless system model, which includes the concatenated fountain code and modulation, is proposed. Maximum achievable rate is used for analyzing the performance of the system model for AWGN and fading channels. Belief Propagation (BP) algorithm is used for exploiting the soft information received at the decoder. Simulation results show that, concatenated fountain codes performs significantly better than that of a conventional Fountain codes with large packet lengths for higher Signal to Noise Ratio (SNR) in slow fading channels.

• 한국통신학회논문지
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• 제33권9C호
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• pp.683-690
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• 2008

반복적인 신뢰 전파 알고리듬을 low-density parity-check(LDPC) 부호에 적용하는 경우 패리티-검사를 이용한 기존 복호 중단 기법은 높은 signal-to-noise ratio(SNR) 영역에서 반복 복호 수를 줄이는 것을 가능케 한다. 그러나 재전송 요청이 빈번한 Hybrid-ARQ(H-ARQ) 시스템에서는 낮은 SNR 영역에 적합한 복호 중단 기법이 없기 때문에 복호에 실패하는 경우 많은 양의 불필요한 반복 복호가 수행된다. 본 논문에서는 결국 복호에 실패하게 될 LDPC 부호 블록들을 복호 초기 단계에서 발견하기 위하여 신뢰 전파 복호에서 임시 부호어의 신드롬 무게를 이용한 중단 기법을 제안한다. 제안된 기법은 H-ARQ 시스템을 위한 LDPC 복호기에서 구현 복잡도의 증가와 성능의 열화 없이도 연산량을 70-80% 감소시킨다.