• 대한전자공학회논문지SD
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• 제46권12호
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• pp.24-29
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• 2009

$0.18{\mu}m$ deep n-well 벌크 NMOSFET에서 측정된 차단주파수 $f_T$의 고온종속성을 모델화하기 위해, 측정된 S-파라미터를 사용한 정확한 RF 방법으로 $30^{\circ}C$에서 $250^{\circ}C$까지 전자속도 고온 데이터가 추출되었다. 이러한 추출데이터를 사용하여 개선된 온도종속 전자속도 방정식이 높은 온도의 범위에서 생기는 기존 방정식의 모델링 오차를 없애기 위해 개발되었으며 BSIM3v3 SPICE RF 모델에 구현되었다. 개선된 온도 종속 방정식은 기존 모델보다 $30^{\circ}C$에서 $250^{\circ}C$까지 측정된 $f_T$와 더 잘 일치하였으며, 이는 개선된 방정식의 정확성을 입증한다.

• 한국통신학회논문지
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• 제23권8호
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• pp.2064-2071
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• 1998

휴대용 기기에서 자체 발진하여 클럭원으로 사용되는 TCXO의 출력과 같은 작은 진폭(400mV)의 정현파 입력을 내부 논리회로의 클럭원으로 사용하기 위한 파형정형 및 50%의 듀티 비(duty ratio)의 출력을 가지는 새로운 디지털 클럭레벨 변환기를 설계, 개발 하였다. 정, 부 두 개의 비교기, RS 래치, 차아지 펌프, 기준 전압 발생기로 구성된 새로운 신호 변환회로는 출력파형의 펄스 폭을 감지하고, 이 결과를 궤환루프로 구성하여 입력 비교기 기준 전압단자로 궤환시킴으로서 다지털 신호레벨의 정확한 50%의 듀티 비를 가진 출력을 생성할 수 있다. 개발한 레벨변환기는 ADC등의 샘플링 클럭원, PLL 또는 신호 합성기의 클럭원으로 사용할 수가 있다. 설계는 $0.8\mu\textrm{m}$ double metal double poly analog CMOS 공정을 사용하고, BSIM3 model을 사용하였으며, 실험결과 370mV의 정현파 입력율 50 + 3%의 듀티 비를 가진 안정된 논리레벨 출력 동작특성을 얻을 수 있었다.

• 전자공학회논문지
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• 제51권8호
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• pp.30-37
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• 2014

본 논문에서는 실제 공정을 반영한 FinFET의 게이트 저항 압축모델을 개발하였다. 삼차원 소자 시뮬레이터 Sentaurus를 사용하여, Y-parameter 해석 방법을 적용하여 게이트 저항을 추출하여 제안하는 모델을 검증하였다. FinFET 게이트의 전기장이 수평 수직 방향으로 형성됨을 고려하여 모델링함으로써, FinFET 게이트 저항의 비선형성을 반영하였다. 현재 제작되고 있는 FinFET에서 게이트가 두 물질(Tungsten, TiN)로 적층된 구조일 수 있음을 고려하여, 비저항이 서로 다른 물질을 적층 시킨 구조에 대한 압축 모델을 개발하였다. 제안하는 모델을 사용하여, 게이트의 기하학적 구조 변수 변화에 따른 게이트 저항이 최소가 되는 fin의 수를 제안하였다. BSIM-CMG에 제안하는 모델을 구현한 후, ring-oscillator를 설계하고, 게이트 저항이 고려되지 않았을 때와 고려되었을 때의 각단의 신호지연을 회로 시뮬레이터를 통해 비교하였다.

• Transactions on Electrical and Electronic Materials
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• 제4권3호
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• pp.5-9
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• 2003

In this paper, a layout-based CMOS RF model for RFIC's including the capacitance effect, the skin effect, and the proximity effect between metal lines on the Si surface is proposed for the first time for accurately predicting the RF behavior of CMOS devices. With these RF effects, the RF equivalent circuit model based on the layout of the multi-finger gate transistor is presented. The capacitances between metal lines on the Si surface are modeled with the layout. And the skin effect is modeled to the equivalent ladder circuit of metal line. The proximity effect is modeled by adding the mutual inductance between cross-coupled inductances in the ladder circuit representation. Compared to the BSIM 3v3 and other models, the proposed RF model shows better agreements with the measured data and shows well the frequency dependent behavior of devices in GHz ranges.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.176-177
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• 2008

이 논문에서는 $0.35{\mu}m$ 공정으로 제작된 MOSFET의 고주파 동작 특성을 분석하였다. Multi-finger 형태인 게이트 폭의 길이 변화에 따른 특성 변화를 BSIM3v3 모델과 외부 기생 파라미터를 포함한 lumped element를 이용해 모델링을 하였다. 또한 Multi-finger 게이트 구조에서 게이트 finger 수의 증가에 따라 생기는 특성 변화를 각각의 구조에 따라 추출된 주요 기생 파라미터의 변화를 통해 분석하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2007년도 춘계학술대회 학술발표 논문집 제17권 제1호
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• pp.485-488
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• 2007

최근 Analog Sampled-Data 신호처리를 위하여 주목되고 있는 SI(Switched-Current) circuit은 저전력 동작을 하는 장점이 있지만, 반면에 SI circuit에서의 기본 회로인 Current Memory는 Charge Injection에 의한 Clock Feedthrough이라는 치명적인 단점을 갖고 있다. 따라서 본 논문에서는 Current Memory의 문제점인 Clock Feedthrough의 일반적인 해결방안으로 Dummy Switch의 연결을 검토하였고, Austria Mikro Systeme(AMS)에서 $0.35{\mu}m$ CMOS process BSIM3 Model로 제작하기 위하여 Current Memory의 Switch MOS와 Dummy Switch MOS의 적절한 Width을 정의하여야 하므로, 그 값을 도출하였다. Simulation 결과, Switch의 Width는 $2{\mu}m$, Dummy Switch의 Width는 $2.35{\mu}m$로 정의될 수 있음을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.75-87
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• 2012

A design paradigm using sequential geometric programming is presented to accurately design CMOS op amps with BSIM3. It is based on new adaptive modeling of transistor parameters through the operating point simulation. This has low modeling cost as well as great simplicity and high accuracy. The short-channel dc, high-frequency small-signal, and short-channel noise models are used to characterize the physical behavior of submicron devices. For low-power and low-voltage design, this paradigm is extended to op amps operating in the subthreshold region. Since the biasing and modeling errors are less than 0.25%, the characteristics of the op amps well match simulation results. In addition, small dependency of design results on initial values indicates that a designed op amp may be close to the global optimum. Finally, the design paradigm is illustrated by optimizing CMOS op amps with accurate transfer function.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 C
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• pp.1506-1508
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• 2001

We have investigated for the modeling and the simulation of the ferroelectric capacitor and MFS TFT (Metal-Ferroelectric-Semiconductor Thin Film transistor). For ferroelectric capacitor modeling, we adopted the equivalent circuit model which consists of a nonlear capacitor, a nonliner resistor, and a linear capacitor. MFS TFT have been modeled by combining the ferroelectric capacitor and Bsim3 MOSFET model. Our simulations show the characteristics of ferroelectric capacitor and MFS TFT.

• Transactions on Electrical and Electronic Materials
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• 제12권1호
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• pp.7-10
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• 2011

High voltage (HV) integrated circuits are viable alternatives to discrete circuits in a wide variety of applications. A HV device generally used in these circuits is a lateral double diffused metal oxide semiconductor (LDMOS) transistor. Attempts to model LDMOS devices are complicated by the existence of the lightly doped drain and by the extension of the poly-silicon and the gate oxide. Several physically based investigations of the bias-dependent drift resistance of HV devices have been conducted, but a complete physical model has not been reported. We propose a new technique to model HV devices using both the BSIM3 SPICE model and a bias dependent resistor model (sub-circuit macro model).