• 한국전자파학회논문지
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• 제15권2호
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• pp.152-158
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• 2004

Subharmonic injection locking 방식을 이용하여 디지털 위성방송 시스템의 신호원으로 사용될 수 있는 낮은 위상 잡음과 우수한 전력 효율을 갖는 X-band 주파수 합성기를 설계, 제작하였다. 주파수 합성기는 위상 고정 발진기의 역할과 동시에 고조파 발생기로 동작하는 1.75 GHz의 주 발진기(master발진기)와 10.5 GHz 부 발진기(slave 발진기)로 구성되어 있다. PLL 방법을 적용하여 구성된 1.75 GHz 주 발진기는 능동부를 형성하는 트랜지스터와 버퍼 증폭기의 역할을 하는 BJT 트랜지스터를 직렬 연결하여 사용하였는데 첫 단은 위상고정 발진기의 역할을 하고 둘째 단은 45 GHz의 차단 주파수(cutoff frequency)를 갖는BJT를 사용함으로써 고조파 발생기로 동작하게 하여 안정적으로 Injection Locking 될 수 있도록 인가될 신호인 6차 고조파의 크기를 충분히 크게 발생시키도록 하였다. 고조파 발생기로부터 발생한 6차 고조파는 뒤에 위치한 약 45 dB 이득을 갖는 증폭기로 동작하는 부 발진기에 인가되어 Injection Locking 된다. 이러한 특성을 갖는 회로 구조를 이용하여, ILO 방식을 이용함으로 얻는 간단한 회로 구조와 낮은 위상 잡음 특성은 물론 보다 우수한 전력 효율을 갖는 10.5 GHz 주파수 합성기를 설계 제작하였다. 제작된 10.5 GHz 주파수 합성기는 7.4 V/49 mA,-0.5 V/4 mA의 전력 소모와 4.53 dBm의 출력 전력, 그리고 10 kHz와 100 kHz 이격 주파수에서 각각 -95.09 dBc/Hz와-108.90 dBc/Hz의 위상 잡음 특성을 얻었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2000년도 전력전자학술대회 논문집
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• pp.509-512
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• 2000

LCD displays for flat monitors the backlit using Cold Cathode Flourescent Lamps(CCFLs) In this paper a low-cost series resonant half-bridge inverter for LCD backlight is proposed as a CCFL ballast. It is regulated by asymmetric control for its fixed frequency soft switching model. The attractiveness of this topology is primarily its low cost because of using BJT switches and reduction of anti-parallel diode. Design procedure and experimental verification from 5W 15"LCD backlight are presented.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.899-902
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• 1999

본 논문에서는 다수 반송자에 의해 일어나는 산란현상을 고려한 반송자-반송자 산란(CCS) 이동도 모델을 구현하였다. 구현된 CCS 이동도 모델을 검증하기 위해 N/sup ＋/P 접합 다이오드에 대해 모의실험 한 후 MEDICI와 비교한 결과 장벽전위인 0.9〔V〕 미만과 이상에서 각각 2%와 6% 정도의 상대오차를 보였다. BJT의 콜렉터에 30〔V〕를 인가한 후 베이스 전압을 0.8〔V〕까지 증가시켜 모의실험 한 결과 베이스 전압베이스 전류 및 베이스 전압-컬렉터 전류 특성은 각각 4.41%, 6.10%의 최대 상대오차를 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.907-910
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• 1999

본 논문에서는 고 농도로 불순물이 주입된 영역에서 전자 및 정공 농도를 정교하게 구현하기 위해 Fermi-Dirac 분포함수를 고려한 포아송 방정식의 이산화 방법을 제안하였다. Fermi-Dirac 분포를 근사시키기 위해서 Least-Squares 및 점근선 근사법을 사용하였으며 Galerkin 방법을 근간으로 한 유한 요소법을 이용하여 포아송 방정식을 이산화하였다. 구현한 모델을 검증하기 위해 전력 BJT 시료를 제작하여 자체 개발된 소자 시뮬레이터인 BANDIS를 이용하여 모의 실험을 수행한 결과, 상업용 2차원 소자 시뮬레이터인 MEDICI에 비해 최대 4%이내의 상대 오차를 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(1)
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• pp.405-408
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• 2001

In this paper, we design tracking filter that get frequency range from 30 to 88 ［MHz］ for FH/BFSK communication system. This filter use for switching componet BJT. as result, This tracking filter has a insertion loss of 0.77~1.93［dB］. And it has a cutoff characteristic 30/3［dB］ shape factor of 3.9~6.2［dB］. The tracking filter satisfy its specification

• E2M - 전기 전자와 첨단 소재
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• 제12권9호
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• pp.57-63
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• 1999

SOI 구조의 MOSFET은 제조공정이 상대적으로 간단하며 CMOS 래치 업 현상이 일어나지 않고, soft error에 의한 회로의 오동작 가능성이 매우 낮은 이외에도 낮은 기생 정전용량 및 누설전류 특성을 가지므로 0.1 미크론 이하의 소자를 제작하는데 적합하여 저전압, 초고속 VLSI 설계에 적합한 소자로 각광받고 있다. 본고에서는 새로운 구조의 SOI MOSFET 구조들의 특성과 장, 단점을 검토하고 나아가 BJT(Bipolar Junction Transistor) 및 기타 소자들을 SOI 구조로 제작한 결과에 대해 간단히 검토함으로써 1999년 현재 SOI 기술의 현황을 소개하고자 한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 제38회 하계학술대회
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• pp.164-165
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• 2007

파워 IC 공정은 CMOS 공정과 달리 내압별로 다양한 소자가 제공되며 BJT와 DMOS 구조를 포함할 경우 매스크가 20장이 넘는 매우 복잡한 공정이다. 본 논문에서는 국내의 파운드리 기업인 동부하이텍과 매그나칩사에서 제공하는 파워 IC 공정 및 제공되는 소자의 특성을 비교 분석하였다.

• 전기전자학회논문지
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• 제22권1호
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• pp.80-86
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• 2018

본 논문에서는 기존 ESD 보호회로인 SCR, LVTSCR 보다 향상된 전기적 특성을 갖는 새로운 PNP 바이폴라 삽입형 ESD 보호회로를 제안한다. 제안된 회로는 기존 SCR에 대비하여 약 9V낮은 8.59V의 트리거 전압을 가지고, 기생 PNP가 하나 더 동작하면서 높은 감내특성을 갖는다. 또한 제안된 ESD 보호회로의 실제 설계 적용을 위해 변수 L을 늘리면서 기생 PNP의 베이스 길이를 늘려 홀딩전압을 증가시켰다. 제안된 소자의 전기적 특성 검증을 위해 Synopsys사의 T-CAD 시뮬레이터를 사용하였다.

• 전기전자학회논문지
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• 제20권2호
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• pp.192-195
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• 2016

본 논문에서는 저항과 BJT를 사용하지 않고 sub-threshold 영역에서 동작하는 저전압, 저전력 기준전압 발생기를 설계하였다. CTAT 전압 발생기는 두 개의 NMOS 트랜지스터를 이용하여 구성하였고, 충분한 영역의 CTAT 전압을 발생시키기 위해 바디 바이어스 회로를 이용하였다. PTAT 전압 발생기는 PTAT 전압을 생성하기 위해 MOS 트랜지스터 입력 쌍의 서로 다른 사이즈 비를 이용하는 차동증폭기 형태로 구성하였다. 제안한 회로는 $0.18-{\mu}m$ 표준 CMOS 공정으로 설계되었다. 시뮬레이션 결과로 290mV의 출력 기준 전압을 가지며, -$20^{\circ}C$ 에서 $120^{\circ}C$의 온도 변화에서 92 ppm/$^{\circ}C$의 전압 변화 지수와 전원전압 0.63V에서 15.7nW의 소모 전력을 갖는 것을 확인하였다.

• 한국산학기술학회논문지
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• 제12권12호
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• pp.5832-5837
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• 2011

본 논문에서는 1 ${\mu}m$ CMOS 공정을 사용하여 LED 구동회로용 과열방지회로를 제안하였다. 제안하는 과열 방지회로는 $120^{\circ}C$에서 동작하며 $90^{\circ}C$에서 차단되도록 설계하였으며, 공정 오차에 따른 과열방지회로의 특성 변화가 많이 감소되었다. 세 가지 공정변화에 따른 특성 변화를 본 결과 제안하는 과열방지회로의 시뮬레이션 결과는 기존의 BJT 전류미러 방식의 과열방지회로보다 공정에 따른 온도변화가 약 7 % 줄어드는 것을 확인하였다. 또한 가상의 LED 구동회로에 연결하였을 때 과열로부터 LED 구동회로를 보호하는 것을 확인하였다.