• 전자공학회논문지
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• 제50권7호
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• pp.140-148
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• 2013

본 논문은 100 Gb/s급 광통신 시스템을 위한 반복적인 Bose-Chaudhuri-Hocquenghem (BCH) 부호와 고성능 복호기 구조를 보여준다. 제안된 구조는 고속 데이터 처리율뿐만 아니라 뛰어난 오류정정능력을 보여준다. 제안된 6회 반복 i-BCH 복호기는 메모리 기반의 인터리브 기술을 이용하였으며 6번의 반복 복호시 $10^{-15}$ post-FEC Bit Error Rate(BER) 기준 9.34 dB의 강력한 Net Coding Gain(NCG) 성능을 제공한다. 제안된 고성능 i-BCH 복호기의 구조는 90-nm CMOS 공정을 사용하여 합성한 후 수행한 성능 분석 결과 430 MHz의 동작 속도와 100 Gb/s의 데이터 처리율을 갖는다. 따라서 100 Gb/s급 광통신시스템을 위한 차세대 순방향 오류정정 구조에 적용할 수 있다.

• 한국콘텐츠학회논문지
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• 제16권3호
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• pp.91-101
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• 2016

본 논문은 MLC 타입 낸드 플래시 메모리의 오류 정정을 위한 병렬 BCH 복호기 설계를 제안한다. 제안된 BCH 복호기는 다중 바이트 병렬 연산을 지원한다. 병렬 계수 증가에 따른 회로 크기 증가폭을 줄이기 위해, LFSR 기반 병렬 신드롬 생성기 구조를 적용하였다. 제안된 BCH 복호기는 VHDL을 이용하여 합성되었고, Xilinx FPGA를 이용하여 동작을 검증하였다. 검증 결과 제안된 신드롬 생성기는 기존 바이트-단위의 병렬 신드롬 생성기에 비해 성능을 2.4배 증가시켰다. GFM 방식의 병렬 신드롬 생성기와 비교하여, 동작 완료에 따른 사이클 수는 동일하나, 회로 크기는 1/3 이하로 감소됨을 확인하였다.

• Journal of the Korean Society for Industrial and Applied Mathematics
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• 제6권1호
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• pp.109-119
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• 2002

If C is a code, an orphan is a coset without any parent. We investigate the structure of orphans of the code BCH(3, m). All weight 5 cosets and all weight 3 reduced cosets are orphans, and all weight 1,2 and 4 are not orphans. We conjecture that all weight 3 unreduced cosets are not orphans. We prove this conjecture for m = 4, 5.

• 센서학회지
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• 제24권3호
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• pp.188-193
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• 2015

This paper presents a new byte-wise BCH (4122, 4096, 2) decoder, which treats byte-wise parallel operations so as to enhance its throughput. In particular, we evaluate the parallel processing technique for the most time-consuming components such as syndrome generator and Chien search owing to the iterative operations. Even though a syndrome generator is based on the conventional LFSR architecture, it allows eight consecutive bit inputs in parallel and it treats them in a cycle. Thus, it can reduce the number of cycles that are needed. In addition, a Chien search eliminates the redundant operations to reduce the hardware complexity. The proposed BCH decoder is implemented with VHDL and it is verified using a Xilinx FPGA. From the simulation results, the proposed BCH decoder can enhance the throughput as 43% and it can reduce the hardware complexity as 67% compared to its counterpart employing parallel processing architecture.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2011년도 추계학술대회
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• pp.255-257
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• 2011

본 논문에서는 지상파 3D HDTV 방송 서비스를 제공하기 위하여 기존의 유럽형 HDTV 방송 서비스인 DVB-T2 전송 시스템의 채널 부호군 중 외부부호로 쓰이는 BCH 부호를 연판정 복호가 가능한 Block Turbo Code로 대체함으로써 생기는 성능 이득과 높은 부호율을 달성하기 위한 방법을 제안하였다. 기존의 DVB-T2 시스템에서 외부부호로 쓰이는 BCH 부호의 부호율의 경우 0.994정도의 높은 부호율을 가진다. 따라서 이에 준하는 높은 부호율을 가지면서 연판정 복호가 가능한 BTC 부호를 제안하고, 기존의 BTC 보다 더 높은 부호율을 가지는 BTC 부호를 설계한다. 모의 실험을 통하여 새롭게 제안된 BTC 에서도 반복복호의 이득이 생기는 것을 확인하고 기존 DVB-T2 시스템의 BCH 부호보다 성능이 우수함을 확인하였다.

• 한국통신학회논문지
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• 제38A권2호
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• pp.156-163
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• 2013

잡음이 존재하는 채널을 통하여 디지털 통신을 하는 경우 일반적으로 채널 부호를 사용한다. 만약 수신측에서 채널 부호의 생성 파라미터를 모르는 경우, 채널 부호의 복호는 매우 어렵다. 이러한 경우에 수신데이터의 정확한 복호를 위해서는 채널부호의 종류 및 생성 파라미터를 알아내는 방법이 필요하다. 본 논문에서는 BCH(Bose-Chaudhuri-Hocquenghem) 부호의 생성 파라미터인 생성다항식을 추정하는 기법을 소개한다. 이 방법은 생성다항식이 최소다항식으로 구성된다는 특징과 순회부호의 특성을 이용한 방법이다. 그리고 종래 방법에 비해 생성다항식 추정 성능을 향상 시킬 수 있는 결정 확률 변수 보상 기법을 제안한다. 제안한 기법은 랜덤데이터 패턴이 생성다항식을 구성하는 최소다항식으로 나누어지는 특성을 이용한 기법이다. 또한 컴퓨터 시뮬레이션을 통해 제안한 알고리즘의 우수성을 검증한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.465-472
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• 2013

This paper presents a low-complexity triple-error-correcting parallel Bose-Chaudhuri-Hocquenghem (BCH) decoder architecture and its efficient design techniques. A novel modified step-by-step (m-SBS) decoding algorithm, which significantly reduces computational complexity, is proposed for the parallel BCH decoder. In addition, a determinant calculator and a error locator are proposed to reduce hardware complexity. Specifically, a sharing syndrome factor calculator and a self-error detection scheme are proposed. The multi-channel multi-parallel BCH decoder using the proposed m-SBS algorithm and design techniques have considerably less hardware complexity and latency than those using a conventional algorithms. For a 16-channel 4-parallel (1020, 990) BCH decoder over GF($2^{12}$), the proposed design can lead to a reduction in complexity of at least 23 % compared to conventional architecttures.

• 한국통신학회논문지
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• 제14권4호
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• pp.374-387
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• 1989

대칭행렬식계산에 의한 2원 BCH부호의 복호방법을 제안한다. 이 복호법은 오류위치번호와 미지주 X의 판별식인 대칭행렬식을 오류위치다항식으로 이용한 것으로 오류위치다항식 계수를 구하는 방법으로 기존의 어느 방법보다 간단하고 복호기 구성도 간단하다. 본 논문에서는 대칭행렬을 이용한 복호알고리즘을 설명하고 일반적인 복호기를 구성한 후 시뮬레이션을 통해 그 정당함을 입증하였으며 (63.45)BCH 부호에 적용하여 복호기를 구성하였다. 그리고 Peterson-Borenstein -Zierler 알고리즘과 유한체 연산의 횟수와 하드웨어의 복잡도를 비교하여 본 복호방법이 효율적임을 보였다.

• 전자공학회논문지
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• 제51권5호
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• pp.20-28
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• 2014

본 논문에서는 분산 제어망에서 통신 오류가 발생한 노드를 실시간으로 탐지할 수 있는 기법을 제안한다. 기존의 분산 제어망은 노드 내 오류가 발생하는 지점을 탐지하기 위해, 노드 간 의존성의 영향을 고려해야 하며 이는 전체적인 분산 제어망의 성능 저하의 원인이 될 수 있다. 이를 해결하기 위하여, 본 논문에서 제안된 기법은 각 노드의 손상으로 인해 발생되는 고장노드들을 빠른 시간 내에 탐지하기 위해 단일 Bose-Chaudhuri-Hocquenghem (BCH) 비트를 Cyclic Redundancy Check (CRC) 코드에 삽입하여 기존의 CRC 코드 내 비트와 대체하는 방식을 택한다. 고장 노드 판정의 탐지 정확성을 높이기 위해 고장 가중치 계수를 통한 고장 판단 기법을 제안한다. 제안된 기법의 효용성을 증명하기 위해 MATLAB을 이용하여 모의실험 환경을 구축하고, 제안된 기법의 성능을 분석하였다. 이를 통하여, BCH 코드 내 비트 간 분배를 통해 수정되는 정도에 관계없이 CRC 코드의 성능이 우수하게 보존됨을 알 수 있었으며, 기존의 CRC 코드 기법보다 빠른 시간 내에 손상된 노드를 탐지할 수 있음을 보였다.

• 융합신호처리학회논문지
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• 제11권3호
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• pp.244-249
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• 2010

차세대 멀티 레벨 셀 플래시 메모리들을 위해 복잡도가 낮은 에러 정정 코드 구현에 대한 요구가 커지고 있다. 일반적으로 부 표현 (sub-expression) 들을 공유하는 것은 복잡도와 칩 면적을 줄이기 위한 효과적인 방법이다. 본 논문에서는 직렬 선형 귀환 쉬프트 레지스터 구조를 기반으로 부 표현들을 이용한 저 복잡도 m-비트 병렬 BCH 인코더 구현 방법을 제안한다. 또한, 부 표현들을 탐색하기 위한 일반화된 방법을 제시한다. 부 표현들은 패리티 생성을 위해 사용하는 행렬(생성 행렬, generator matrix)의 부 행렬 (sub-matrix)과 다른 변수들의 합과의 행렬 연산에 의해 표현된다. 부 표현들의 수는 개로 한정되며, 탐색된 부 표현들은 다른 병렬 BCH 인코더 구현을 위해 공유되어질 수 있다. 본 논문은 구현 과정에서 다수의 팬 아웃에 의해 발생하는 문제점(지연)의 해결이 아닌 복잡도(로직 사이즈) 감소에 그 목적이 있다.