• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 학술대회지
• /
• pp.486-490
• /
• 2004

Programmable logic controller (PLC) is widely used in manufacturing system or process control. This paper presents the design of a 32-bit microprocessor for a sequence control using an Application Specification Integrated Circuit (ASIC). The 32-bit microprocessor was designed by a VHDL with top down method; the program memory was separated from the data memory for high speed execution of 274 specified sequence instructions. Therefore it was possible that sequence instructions could be operated at the same time during the instruction fetch cycle. And in order to reduce the instruction decoding time and the interface time of the data memory interface, an instruction code size was implemented by 32-bits. And the real time debugging as single step run, break point run was implemented. Pulse instruction, step controller, master controllers, BIN and BCD type arithmetic instructions, barrel shit instructions were implemented for many used in PLC system. The designed microprocessor was synthesized by the S1L50000 series which contains 70,000 gates with 0.65um technology of SEIKO EPSON. Finally, the benchmark was performed to show that designed 32-bit microprocessor has better performance than Q4A PLC of Mitsubishi Corporation.

• 대한전자공학회논문지SD
• /
• 제45권3호
• /
• pp.54-59
• /
• 2008

본 논문에서는 광범위 출력전압을 위한 고정밀 BiCMOS cascode 전류미러를 제안하였다. 제안한 전류미러는 베이스 전류에러를 보상하는 BJT 전류미러를 기본으로 하고 있다. NMOS-NMOS cascode 구조 대신에 npn-NMOS cascode 구조를 사용하여, 출력저항과 출력전압 범위를 증가시켰다. npn 전류 복사 트랜지스터는 입력전류를 출력전류로 복사하고, NMOS 트랜지스터는 출력저항을 증가시켜 정밀한 전류 복사를 가능케 한다. 제안한 전류미러는 광범위 출력전압에서 정밀하게 전류를 복사한다. 5V/16V 0.5um BCD 공정을 이용하여 제작한 칩을 측정하여 검증하였고, $0.3V{\sim}16V$의 출력전압 범위에서 전류 에러는 $-2.5%{\sim}1.0%$이다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2009년도 춘계학술대회 논문집
• /
• pp.39-40
• /
• 2009

This paper presents a white-LED driver IC for a mobile application. It uses a high efficiency current mode boost converter method for a low voltage application. For a LED drive, it provides a PWM(Pulse Width Modulation) and analog dimming function. The device was designed and fabricated using 0.35um BCD process. The evaluated waveforms for an implemented IC show promising results.

• Journal of Power Electronics
• /
• 제16권6호
• /
• pp.2024-2034
• /
• 2016

This paper presents a DC-DC buck converter with a Phase-Locked Loop (PLL) that can compensates for power efficiency degradation over a wide input range. Its switching frequency is kept at 2 MHz and the delay difference between the High side driver and the Low side driver can be minimized with respect to Process, Voltage and Temperature (PVT) variations by adopting the PLL. The operation mode of the proposed DC-DC buck converter is automatically changed to Pulse Width Modulation (PWM) or PWM frequency modes according to the load condition (heavy load or light load) while supporting a maximum load current of up to 1.2 A. The PWM frequency mode is used to extend the CCM region under the light load condition for the PWM operation. As a result, high efficiency can be achieved under the light load condition by the PWM frequency mode and the delay compensation with the PLL. The proposed DC-DC buck converter is fabricated with a $0.18{\mu}m$ BCD process, and the die area is $3.96mm^2$. It is implemented to have over a 90 % efficiency at an output voltage of 5 V when the input range is between 8 V and 20 V. As a result, the variation in the power efficiency is less than 1 % and the maximum efficiency of the proposed DC-DC buck converter with the PLL is 95.4 %.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제14권6호
• /
• pp.777-788
• /
• 2014

This paper presents a wide output range, high power efficiency reconfigurable charge pump for driving touch panels with the high resistances. The charge pump is composed of 4-stages and its configuration automatically changes based on the required output voltage level. In order to keep the power efficiency over the wide output voltage range, internal blocks are automatically activated or deactivated by the clock driver in the reconfigurable charge pump minimizing the switching power loss due to the On and Off operations of MOSFET. In addition, the leakage current paths in each mode are blocked to compensate for the variation of power efficiency with respect to the wide output voltage range. This chip is fabricated using $0.18{\mu}m$ BCD process with high power MOSFET options, and the die area is $1870{\mu}m{\times}1430{\mu}m$. The power consumption of the charge pump itself is 79.13 mW when the output power is 415.45 mW at the high voltage mode, while it is 20.097 mW when the output power is 89.903 mW at the low voltage mode. The measured maximum power efficiency is 84.01 %, when the output voltage is from 7.43 V to 12.23 V.

• 한국정보통신학회논문지
• /
• 제16권8호
• /
• pp.1734-1740
• /
• 2012

본 논문에서는 단일전원을 사용하는 PMIC 칩이 패키지 상태에서 eFuse OTP 메모리를 프로그램 가능하도록 스위칭 전류가 작은 FSOURCE 회로를 제안하였다. 제안된 FSOURCE 회로는 non-overlapped clock을 사용하여 short-circuit current를 제거하였으며, 구동 트랜지스터의 ON되는 기울기를 줄여 최대 전류를 줄였다. 그리고 power-on reset 모드동안 eFuse OTP의 출력 데이터를 임의의 데이터로 초기화시키는 DOUT 버퍼 회로를 제안하였다. $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 differential paired eFuse OTP 메모리의 레이아웃 면적은 $381.575{\mu}m{\times}354.375{\mu}m$($=0.135mm^2$)이다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2010년도 추계학술대회
• /
• pp.84-87
• /
• 2010

본 논문에서는 power management IC에 사용되는 아날로그 트리밍용 antifuse OTP 셀을 제작하였다. VPP (=7V)와 VNN (=-5V)의 Dual program voltage를 이용하는 antifuse OTP 셀은 antifuse 양단에 hard breakdown 이상의 전압을 인가하여 thin gate oxide를 breakdown시킨다. $0.18{\mu}m$ BCD 공정을 이용하여 제작된 antifuse OTP 셀의 면적은 $48.01{\mu}m^2$으로 eFuse OTP 셀 면적의 44.6% 수준이다. 20개의 테스트 패턴을 측정한 결과 프로그램 후 antifuse의 저항은 수 $k{\Omega}$ 이하로 양호하게 측정되었다.

• 전기전자학회논문지
• /
• 제14권3호
• /
• pp.190-198
• /
• 2010

피에조소자를 구동하여 자동카메라의 초점을 자동으로 제어하는 시스템에서 피에조를 구동하는 집적회로를 설계하였다. 가공된 피에조에 변위를 만들기 위해서는 고전압 DC가 필요하다. 휴대형기기에서 사용하는 3[V]~4.2[V]정도의 낮은 전원전압을 약 80[V]로 승압하여 피에조 구동전압으로 제공하는 한편 입력되는 1[Vp-p]의 제어신호를 -20[V]에서 +80[V]까지 조절되도록 설계하였다. 또한 IC 외부에 적용되는 소자가 최소가 되도록 하여 시스템의 전체 크기를 줄일 수 있도록 하였다. 제어용 프로세서로 IIC(Inter-IC) 인터페이스를 적용하기 위하여 구동회로 내부에 IIC 인터페이스 디지털 로직을 내장하였는데, 이는 제품의 검증, 양산시 양품판정을 쉽게 해주는 장점이 있다. 제작공정은 AMIS 사의 I2T100 2P_3M 공정을 사용하였는데 0.6[um], 100[V]급 BCD공정이며, 6INCH 웨이퍼를 사용하였다. 전원전압 3.6[V], 소비전력은 약 40[mW]정도이다. 칩 사이즈는 1600*1500 [$um^2$]이며, 칩을 소형패키지에 내장하여 조립하였기 때문에 휴대형기기에 적용이 편리하게 되어있다.

• 대한전자공학회논문지SD
• /
• 제46권7호
• /
• pp.39-46
• /
• 2009

본 논문에서는 LED 백라이트를 위한 고속 스위칭 전류-펄스 드라이버(Current-Pulse Driver)를 제안하였다. 제안한 전류-펄스 드라이버는 드레인 정규화 전류미러(Regulated Drain Current Mirror : RD-CM)[1]와 고전압 NMOS 트랜지스터(High-Voltage NMOS Transistor : HV-NMOS)로 구성되었다. 동적 gain-boosting 앰프(Dynamic Gain-Boosting Amplifier : DGB-AMP)를 사용하여 전류-펄스 스위칭 응답속도를 향상시켰다. 출력 전류-펄스 스위치가 꺼졌을 때, RD-CM의 HV-NMOS 게이트 커패시턴스에 충전된 전하가 방전되지 않기 때문에 스위치가 다시 켜졌을 때, HV-NMOS 게이트 커패시턴스를 다시 충전할 필요가 없다. 제안한 전류-펄스 드라이버에서는 게이트 커패시턴스의 반복적인 충 방전 시간을 제거함으로써 전류-펄스 스위칭 동작을 고속으로 하도록 하였다. 검증을 위하여 SV/40V 0.5um BCD 공정으로 칩을 제작하였다. 제안한 전류-펄스 드라이버의 스위칭 지연시간을 기존 드라이버에서의 700ns에서 360ns로 줄일 수 있었다.

• 대한전자공학회논문지SD
• /
• 제45권10호
• /
• pp.1-6
• /
• 2008

고전압 MOSFET에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 파워 클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 Drain-Extended PMOS를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 래치업의 위험을 피하기 위해 소자가 스냅백이 일어나지 않는 영역으로 동작 영역을 제한하였다. $0.35\;{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작된 칩을 측정한 결과를 통해 제안된 기존의 gate-driven 구조의 LDMOS(Lateral Double-Diffused MOS)를 사용한 ESD 파워 클램프에 비해 500% 성능향상(강인성)이 있게 된 것을 알 수 있다.