• 대한전자공학회논문지TC
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• 제38권7호
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• pp.14-21
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• 2001

본 논문에서는 유전체가 삽입된 공진기를 이용하여 C-band용 대역통과 여파기를 설계, 제작하였다. 공진기의 높이는 인접 유전체 공진기의 도파관 차단 주파수로부터 결정된다. 공진기의 지름은 도체 손실을 고려하여 유전체의 두 배로 결정하였다. 유전체 공진기의 공진주파수는 비소멸(non-decaying) 모드 해석법으로 계산하였다. 일반적으로 원통형 유전체 공진기의 공진주파수는 Cohn 모델로 해석하였는데, 이것은 공진기의 벽과 유전체벽 사이에서 전자파가 소멸(decaying)된다는 가정 하에 해석한 방법이다. 그러나， 이 방법은 근사적인 해석방법이다. 외부양호도(external quality factor)인 $Q_{ex}$는 Ansoft의 Maxwell 시뮬레이션 툴을 사용하여 결정하였다. 유전율 45인 유전체를 사용하여 설계한 대역통과 여파기는 5.065GHz의 중심주파수를 가졌다. 삽입손실은 1dB, 밴드 폭은 20MHz, 감쇠 특성은 30dB$(f_0{\pm}15MHz)$)로 설계목표에 만족함을 알 수 있다.

• 한국광학회지
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• 제31권5호
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• pp.213-217
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• 2020

본 논문에서는 아디아바틱(adiabatic) 광섬유 테이퍼의 습식 식각 기반 제조 방법에 대해 보고하고 1550 nm 파장에서의 아디아바틱 성질 및 테이퍼드 광섬유에서 HE₁₁ 모드의 전개에 대해 설명하고자 한다. 제조한 결과물은 아디아바틱 성질을 잘 만족하며 far field 패턴 측정 결과로부터 테이퍼 전체에 걸쳐 고차 모드 커플링 없이 기본 HE₁₁ 모드가 유지되는 것을 보여준다. 측정한 far field 패턴의 경우에 시뮬레이션 결과와 잘 일치하는 것을 검증하였고, 테이퍼드 광섬유는 다수의 광자 응용에 적용할 수 있으며 특히 광섬유-칩 패기지에 적용할 수 있다. 시뮬레이션을 통해서 제작한 아디아바틱 광섬유 테이퍼를 모델링한 후 역방향 테이퍼드 실리콘 도파관 사이의 광 전송률 시뮬레이션을 살펴보았을 때, 1 dB 초과 손실(실리콘 도파관 각도 1°)이 약 ~60 ㎛ 길이라는 여유있는 공간 치수 공차를 보이며, 0.4 dB 미만의 삽입 손실(실리콘 도파관 각도 4°)을 보인다. 또한, 본 연구자들이 제시하는 아디아바틱 커플러가 O 밴드 및 C 밴드 대역을 넘어, 초 광대역 결합 효율 가능성을 보이는 것을 확인하였다.

• 전자공학회논문지
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• 제49권12호
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• pp.184-193
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• 2012

본 논문에서는 고속 직렬 링크에 사용할 수 있는 5비트 2.0GS/s 2-way time interleaved 파이프라인 ADC 기반의 수신기를 소개한다. 샘플링 주파수를 높이기 위해, ADC 각 단은 트랙킹과 증폭이 동시에 수행되는 전류 모드 구조를 사용하였다. 또한 ADC 각단에 1-tap FIR 등화기를 탑재하여 별도의 디지털 후처리 없이 채널의 ISI를 감소시켰다. 제안한 수신기는 110nm 공정을 사용하여 설계하였다. 메모리를 제외한 수신기는 $0.58{\times}0.42mm^2$의 크기를 갖고, 동작전압 1.2V에서 91mW의 전력을 소모한다. 시뮬레이션 결과 2.0GS/s 샘플링 주파수에서 20MHz의 입력 주파수와 Nyquist 주파수인 1.0GHz 입력신호에 대하여 동일하게 26.0dB의 SNDR과 4.0비트의 ENOB특성을 확보하였다.

• 한국광학회지
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• 제25권1호
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• pp.38-43
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• 2014

두 파장 레이저를 구현하기 위해서 폴리머 광도파로 브래그 격자와 초발광 LED로 구성된 외부 공진 구조의 레이저를 제작하였다. 대형 립(oversized rib) 구조의 광도파로와 폴리머 광도파로 브래그 격자는 각각 유효굴절률법과 전송행렬법을 이용하여 설계하였으며, 서로 다른 격자 주기를 가지는 폴리머 광도파로 브래그 격자는 이중 노광 레이저 간섭법을 이용하여 제작하였다. 브래그 격자의 반사율 변화에 따른 외부 공진 레이저의 특성을 보기 위해 2 mm의 고정된 길이를 가지며 537 nm의 주기를 갖는 브래그 격자와 0.5 mm에서 6 mm까지 여러 가지 길이를 가지며 540 nm의 주기를 갖는 브래그 격자를 제작하였다. 격자 주기가 537 nm와 540 nm인 브래그 격자의 길이가 각각 2 mm와 2.2 mm일 때 제작된 두 파장 레이저는 1554 nm 파장과 1564 nm 파장에서 0 dBm에 가까운 출력 파워를 보이며, 45 dB이상의 SMSR(side mode suppression ratio)와 0.2 nm의 20-dB 대역폭 특성을 가짐을 확인하였다.

• 전자공학회논문지
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• 제54권6호
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• pp.30-39
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• 2017

본 논문은 디지털영역에서의 평균화 기법을 이용한 cyclic ADC의 디지털 보정기법을 제안한다. 제안하는 보정기법은 1.5비트 MDAC의 커패시터 부정합으로 인해 발생하는 ADC의 비선형성을 보정한다. 부정합을 지니는 커패시터로 이루어진 1.5비트 MDAC은 이상적인 1.5비트 MDAC의 레지듀 플롯(residue plot)에 대해 대칭적인 레지듀 플롯을 지닌다. 커패시터 부정합을 지니는 1.5비트 MDAC의 고유한 레지듀 플롯은 대칭적인 아날로그-디지털 전달함수로 반영된다. 이상적인 아날로그-디지털 전달함수에 대해 대칭적인 두 아날로그-디지털 전달함수를 평균화함으로써, 비선형성이 보정된 아날로그-디지털 전달함수를 얻을 수 있다. 해당 아날로그-디지털 전달함수 평균화의 구현을 위해, 본 논문의 12비트 cyclic ADC는 1.5비트 MDAC의 동작 모드를 2개로 정의한다. 해당 cyclic ADC는 MDAC을 첫 번째 동작모드로 동작시킴으로써, 비선형성을 지니는 12.5비트 출력 코드를 획득한다. 샘플링 된 동일한 입력 아날로그 전압에 대해, MDAC을 두 번째 동작모드로 동작시킴으로써, cyclic ADC는 비선형성을 지니는 또 다른 12.5비트 출력 코드를 획득한다. 각 MDAC의 동작모드에 의해 발생하는 아날로그-디지털 전달함수는 이상적인 아날로그-디지털 전달함수에 대해 대칭적이기 때문에, 앞서 획득한 두 개의 비선형성을 지니는 12.5비트를 평균화함으로써, 비선형성이 보정된 최종 12비트 출력 코드를 획득할 수 있다. 제안하는 디지털 보정기법과 12비트 cyclic ADC는 $0.18-{\mu}m$ CMOS 공정을 이용하여 full-custom 형식으로 구현되었다. 측정된 SNDR(ENOB)와 SFDR은 각각 65.3dB(10.6비트 ENOB)와 71.7dB이다. 측정된 INL과 DNL은 각각 -0.30/+0.33LSB와 -0.63/+0.56LSB이다.

• 한국터널지하공간학회 논문집
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• 제24권6호
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• pp.539-552
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• 2022

열차 정거장의 경우 연기배출이 제한된 지하공간이라는 특수성으로 인해 적절한 제연 설비가 갖추어지지 않는다면 화재 발생시 화재연기로 인한 피해가 확대될 우려가 있다. 이에 지하 정거장의 대피 안전성을 확보하기 위한 대책의 필요성이 부각되었으며, 화재시 승강장 이용객의 안전한 대피를 위한 연구가 국내외에서 지속적으로 수행되고 있다. 하지만 현재 열차 승강장에는 제연 경계벽과 PSD (Platform Screen Door)등에 의해 제연구역을 구획하여 제연설비를 설치하고 있으나, 화재시 제연구역별 제연방법(급기 또는 배기) 즉, 제연모드에 관한 기준은 제시되어 있지 않은 실정이다. 본 연구에서는 열차 정거장 화재시 제연모드에 따른 화재위험을 정량적으로 평가하기 위해서 화재해석 및 대피해석을 수행하여 사망자수를 추정하고 F/N선도를 도출하였으며, 이를 통해 최적 제연모드를 검토한 결과, 화재 구역 배기 및 인접구역 급기인 경우에 총 위험도가 가장 낮은 것으로 분석됐다.

• 한국음향학회지
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• 제41권3호
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• pp.278-286
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• 2022

본 연구에서는 압전세라믹 기반의 상용 Free-Flooded Ring(FFR) 트랜스듀서 대비 소형이면서 저주파 고감도 특성을 확보하기 위해, 높은 압전상수와 전기-기계 결합계수를 가지는 압전단결정 PIN-PMN-PT를 적용한 33-모드 FFR 트랜스듀서를 설계하였다. FFR 트랜스듀서의 광대역 특성을 확보하기 위해 비능동소자를 삽입한 링 구조를 적용하였으며, 3종의 비능동소자 소재 별 특성 해석 결과를 비교하여 최적의 소재를 선정하였다. 링 트랜스듀서의 특성 변화를 최소화하기 위해 오일 충진형 FFR 트랜스듀서로 제작하였으며, 음향시험을 통해 송신감도, 수중 임피던스 및 수평/수직 빔패턴이 해석결과와 잘 일치하는지 확인하였다. 해석 및 시험 결과를 비교한 결과, 송신감도는 공동공진 주파수에서 약 1.3 dB, 구조공진 주파수에서는 약 0.3 dB 차이를 보였다. 또한 상용 트랜스듀서 대비 높은 송신감도를 보유하면서도 직경을 약 17 % 축소하여 제작할 수 있었다. 이를 통해 소형이면서 고출력 특성을 가지는 압전단결정적용 FFR 트랜스듀서의 구현 가능성과 해석을 통한 특성 예측 방법의 유효성을 확인하였다.

• 대한전자공학회논문지TC
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• 제43권4호
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• pp.75-80
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• 2006

본 논문은 입력 주파수대역에 따라 전력증폭기와 주파수 체배기로 동작하는 새로운 이중대역 송신모듈을 제안하고, 그 성능 개선을 위하여 DGS를 이용할 수 있음을 보였다. 일반적인 무선 랜 송신부는 두 주파수 대역에서 동작하기 위하여, 각각의 주파수 대역에서 동작하는 증폭부가 분리되어 구성되어 있으나, 제안한 이중대역 송신모듈은 하나의 송신모듈을 이용하여 입력되는 주파수와 인가하는 바이어스 전압에 따라, IEEE 802.11b/g 신호에 대해서는 증폭기로 동작하고 IEEE 802.11a 신호에 대해서는 주파수 체배기로 동작하여 두 주파수 대역에서 동작 가능하도록 하였다. 또한 출력단의 접지면을 식각하는 DGS를 이용하여, 주파수 체배기로 동작시 입력주파수의 억압뿐만 아니라 증폭기로 동작시 2차고조파를 억압하도록 하였다. 측정결과, 증폭기 모드에서 2차고조파의 억압은 -59dBc.이하이고, 주파수 체배기 모드에서 입력주파수의 억압은 -35dBc이하였다. 그리고 설계된 이중대역 송신모듈은 증폭기모드와 주파수 체배기모드에서 각각 17.8dBm의 출력P1dB와 10.1dBm의 최대 출력전력을 나타냈으며, 이는 ${\lambda}g/4$ 반사기를 사용한 모듈과 비교하여 각각 0.8dB, 2.8dB의 출력 전력이 향상되었다.

• 한국전자파학회논문지
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• 제21권6호
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• pp.573-582
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• 2010

본 논문에서는 고해상도 광대역 영상 레이더용 X-대역 송수신기를 설계, 제작하고 성능 보정을 위한 연구를 수행하였다. 영상 레이더용 송수신기는 송신기, 수신기, 송수신 경로기 및 주파수 발생기로 구성되며, 특히 수신기는 지상 이동 표적 탐지를 위한 2 채널 모노펄스 구조를 가진다. 송수신기는 운용 모드에 따라 고해상도 모드를 위한 deramping 수신 기능을 제공하며, SAR 운용 모드에 적합하게 수신 대역폭 선택 기능을 가진다. 송수신기는 X-대역에서 300 MHz 이상의 대역폭을 가지며, T/R 모듈을 구동시키기에 적합하도록 송신 출력은 13.3dBm이며, 수신 이득은 39 dB, 잡음 지수는 3.96 dB 이하인 성능을 얻었다. 수신 이득은 6 비트 디지털 감쇠기에 의해 제어되며, 이득 조절 범위는 30 dB를 보였다. 수신 동적 범위는 30 dB이며, 수신 I/Q 채널 간 진폭 오차는 ${\pm}$0.38 dB 이내, 위상 오차는 ${\pm}$3.47도 이내를 보였다. 시험 결과, 송수신기는 영상 레이더에서 요구되는 전기적인 성능을 만족하였으며, 또한 영상 레이더의 성능을 크게 좌우하는 펄스 오차 항목이 분석되었으며, 임펄스 응답 특성을 개선하기 위한 보정 기법을 적용하여 개발 목표 규격을 만족하는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.795-803
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• 2017

블록암호 ARIA와 AES를 단일 회로로 통합하여 구현한 이중표준지원 암호 프로세서에 대해 기술한다. ARIA-AES 통합 암호 프로세서는 128-비트, 256-비트의 두 가지 키 길이를 지원하며, ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. ARIA와 AES의 알고리듬 공통점을 기반으로 치환계층과 확산계층의 하드웨어 자원이 공유되도록 최적화 하였으며, on-the-fly 키 스케줄러가 포함되어 있어 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. ARIA-AES 통합 프로세서를 $0.18{\mu}m$공정의 CMOS 셀 라이브러리로 합성한 결과 54,658 GE로 구현되었으며, 최대 95 MHz의 클록 주파수로 동작할 수 있다. 80 MHz 클록 주파수로 동작할 때, 키 길이 128-b, 256-b의 ARIA 모드에서 처리율은 각각 787 Mbps, 602 Mbps로 예측되었으며, AES 모드에서는 각각 930 Mbps, 682 Mbps로 예측되었다. 설계된 암호 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다.