• ETRI Journal
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• 제31권6호
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• pp.717-724
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• 2009

This paper describes a 1.2 V 12 b 60 MS/s CMOS analog front-end (AFE) employing low-power and flexible design techniques for image signal processing. An op-amp preset technique and programmable capacitor array scheme are used in a variable gain amplifier to reduce the power consumption with a small area of the AFE. A pipelined analog-to-digital converter with variable resolution and a clock detector provide operation flexibility with regard to resolution and speed. The AFE is fabricated in a 0.13 ${\mu}m$ CMOS process and shows a gain error of 0.68 LSB with 0.0352 dB gain steps and a differential/integral nonlinearity of 0.64/1.58 LSB. The signal-to-noise ratio of the AFE is 59.7 dB at a 60 MHz sampling frequency. The AFE occupies 1.73 $mm^2$ and dissipates 64 mW from a 1.2 V supply. Also, the performance of the proposed AFE is demonstrated by an implementation of an image signal processing platform for digital camcorders.

• 한국전자통신학회논문지
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• 제6권2호
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• pp.256-261
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• 2011

본 논문에서는 친환경 하이브리드 자동차의 핵심부품중 배터리 전압을 모니터하는 CVM(Cell Voltage Monitoring) 동작에서 모니터링된 배터리 전압을 디지털 데이터로 변환시키는 A/D (Analog to Digital) 컨버터의 설계 및 제작결과를 소개한다. CVM에 적정한 A/D컨버터는 중속동작 및 고분해능의 동작이 필요하여, SAR(Successive Approximate Register) typed A/D 컨버터 사용을 제안하였고, Magna 0.6um 40V 공정을 이용하여 10bits 분해능을 갖도록 설계 및 제작하였으며, 측정결과 FSR(Full Scale Range) 5V 전구간에서 ${\pm}1$ LSB Accuracy의 선형성을 확보하여, CVM 구현에 유용함을 나타내었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.189-197
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• 2014

This work proposes a 12b 100 MS/s $0.11{\mu}m$ CMOS three-step hybrid pipeline ADC for high-speed communication and mobile display systems requiring high resolution, low power, and small size. The first stage based on time-interleaved dual-channel SAR ADCs properly handles the Nyquist-rate input without a dedicated SHA. An input sampling clock for each SAR ADC is synchronized to a reference clock to minimize a sampling-time mismatch between the channels. Only one residue amplifier is employed and shared in the proposed ADC for the first-stage SAR ADCs as well as the MDAC of back-end pipeline stages. The shared amplifier, in particular, reduces performance degradation caused by offset and gain mismatches between two channels of the SAR ADCs. Two separate reference voltages relieve a reference disturbance due to the different operating frequencies of the front-end SAR ADCs and the back-end pipeline stages. The prototype ADC in a $0.11{\mu}m$ CMOS shows the measured DNL and INL within 0.38 LSB and 1.21 LSB, respectively. The ADC occupies an active die area of $1.34mm^2$ and consumes 25.3 mW with a maximum SNDR and SFDR of 60.2 dB and 69.5 dB, respectively, at 1.1 V and 100 MS/s.

• 한국통신학회논문지
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• 제33권9A호
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• pp.882-890
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• 2008

본 논문은 ADC(analog-to-digital converter)의 속도에 의한 시간 영역에서 채널 추정 한계를 극복하기 위해서 트레이닝(training) 신호의 주파수 성분을 이용해서 다중경로 채널을 추정하고 이를 이용해서 채널 왜곡을 보상하는 BPM(biphase modulation)-UWB 수신기를 제안한다. 여러 개의 펄스로 구성된 펄스열의 주기적인 특성을 이용해서 효과적으로 채널 추정이 가능함을 수학적으로 보인다. 또한 추정된 채널 주파수 응답 정보를 이용해서 시스템 성능을 최적화시킬 수 있는 디지털 수신부 구조를 제시하며 BER성능을 유도한다. 시뮬레이션을 통해 제시된 방법이 다중경로 채널을 보상함으로써 수신기의 BER성능이 획기적으로 개선됨을 보인다.

• 실천공학교육논문지
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• 제8권2호
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• pp.111-120
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• 2016

여러 가지 센서를 이용한 IOT(Internet Of Thing) 시스템의 FPGA 설계용 교육장비를 소개한다. 센서들은 다양한 출력 방식을 가지고 있어서 출력 방식에 따른 센서 인터페이스 컨트롤러를 FPGA 상에서 설계가 필요하다. 본 장비는 아날로그 출력인 경우에 FPGA(Field Programmable Gate Array)내에 있는 ADC(Analog-to-Digital Converter) 방식과 디지털 출력인 경우에 $I^2C$(Inter-Integrated Circuit), SPI(Serial Peripheral Interface Bus) 통신방식 및 GPIO(General-Purpose Input/Output)를 통해 사용한 방식에 따른 여러 가지 센서 인터페이스 컨트롤러의 설계가 가능하다. 이미지 센서를 이용해서 영상 처리 하드웨어 설계가 가능하고 더불어 영상 및 영상처리 결과를 모니터에 출력하는 VGA(Video Graphics Array) 컨트롤러 설계도 가능하다. 본 장비는 유,무선 네트워크에 통신이 가능한 IOT 시스템을 위해서 한 칩에 디지털 하드웨어와 Linux System을 결합한SOC(System on Chip) 설계가 가능하다. 이 장비를 이용해서 "이미지센서 기반의 하드웨어 설계와 가속도센서 기반의 하드웨어 설계"의 사례를 소개하고 그 설계를 기반으로 "FPGA를 이용한 디지털시스템 설계" 교과목의 교육 가능한 사례를 소개한다. 학생들에 의해서 새롭게 설계한 하드웨어를 본 FPGA를 이용해서 하드웨어 장비에 적용시키는 능력을 배양할 수 있고, 또한 개념설계, 부분설계, 상세설계를 통해서 FPGA 기반 하드웨어의 창의적 종합설계 능력을 키울 수 있다.

• 한국전자파학회논문지
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• 제27권3호
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• pp.239-245
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• 2016

고해상도 영상 획득을 위해 데이터량과 처리시간에 대한 이점으로 인해 deramping 기법을 많이 적용한다. 그러나 ADC를 통해 디지털 신호로 변환하는 과정에서 시스템 구동 신호에 의한 원하지 않는 잡음 톤(spurious signal, noise-tone)이 들어올 수 있다. 이 경우, 영상에 직접적이고 심각한 품질 저하가 발생하게 된다. 이를 해결하기 위해서는 deramped SAR에서 발생 가능한 잡음 톤에 대한 특성 분석을 통해 불필요한 신호를 적절히 선택하고 또한, 신호 특성을 반영하여 원시데이터 상에서 잡음 신호를 효과적으로 제거해야 한다. 본 논문에서는 잡음 톤에 대한 원인 및 특성 분석을 바탕으로 원시데이터 상에서 잡음 톤을 효율적으로 제거하는 방법을 제안하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.110-119
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• 2017

This paper describes a CMOS image sensor (CIS) with dual correlated double sampling (CDS) and column-parallel analog-to-digital converter (ADC) and its measurement method using a field-programmable gate array (FPGA) integrated module. The CIS is composed of a $320{\times}240$ pixel array with $3.2{\mu}m{\times}3.2{\mu}m$ pixels and column-parallel 10-bit single-slope ADCs. It is fabricated in a $0.11-{\mu}m$ CIS process, and consumes 49.2 mW from 1.5 V and 3.3 V power supplies while operating at 6.25 MHz. The measured dynamic range is 53.72 dB, and the total and column fixed pattern noise in a dark condition are 0.10% and 0.029%. The maximum integral nonlinearity and the differential nonlinearity of the ADC are +1.15 / -1.74 LSB and +0.63 / -0.56 LSB, respectively.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2021년도 춘계학술발표대회
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• pp.86-89
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• 2021

최근 에너지 하베스팅 기술이 발전하여 배터리 교체가 어려운 환경에서 동작하는 엣지 장치들에 많이 적용되고 있다. 하지만 해당 기술이 적용된 에너지 하베스팅 장치는 간헐적으로 동작하는 문제를 가진다. 이를 해결하기 위해 에너지 체커로 실시간 에너지 상태를 파악하고 에너지 상태에 따라 프로그램을 제어하는 JIT (Just-In-Time) 기반 모델이 많이 연구되고 있다. JIT 기반 모델에서 에너지 체커는 필수적이지만 상당한 에너지 오버헤드를 가지고 있다. 그렇기 때문에 본 논문에서는 에너지 체커의 에너지 오버헤드를 최소화하기 위해 저전력 에너지 체커 구현에 대한 실험을 진행했다. 내부 ADC (Analog-to-Digital Converter) 기반 에너지 체커, 내부 비교기 기반 에너지 체커, 그리고 외부 비교기 기반 에너지 체커 등 다양한 에너지 체커를 구현했고 각 에너지 체커에 대한 에너지 오버헤드를 측정 및 비교했다. 그 결과, 저전력 외부 비교기를 사용한 외부 비교기 기반 에너지 체커가 가장 작은 에너지 오버헤드를 가지는 것을 확인했다. 또한, ADC 의 측정 주기를 최적화하여 ADC 기반 에너지 체커의 에너지 오버헤드를 더욱 줄일 수 있는 가능성도 확인했다.

• 대한전자공학회논문지SD
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• 제41권1호
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• pp.53-60
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• 2004

본 논문에서는 샘플링 주파수보다 더 높은 입력 대역폭을 얻기 위해서 개선된 부트스트래핑 기법을 적용한 l0b 150 MSample/s A/D를 제안한다. 제안하는 ADC는 다단 파이프라인 구조를 사용하였고, MDAC의 캐패시터 수를 $50\%$로 줄이는 병합 캐패시터 스위칭 기법을 적용하였으며, 저항 및 캐패시턴스의 부하를 고속에서 구동할 수 있는 기준 전류/전압 발생기와 고속 측정이 용이한 decimator를 온-칩으로 구현하였다. 제안하는 ADC 시제품은 0.18 um IP6M CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 측정된 DNL과 INL은 각각 $-0.56{\~}+0.69$ LSB, $-1.50{\~}+0.68$ LSB 수준을 보여준다. 또한, 시제품 측정결과 150 MSample/s 샘플링 주파수에서 52 dB의 SNDR을 얻을 수 있었고, 입/출력단의 패드를 제외한 시제품 칩 면적은 2.2 mm2 (= 1.4 mm ${\times}$ 1.6 mm)이며, 최대 동작 주파수인 150 MHz에서 측정된 전력 소모는 123 mW이다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.52-59
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• 2010

본 논문에서는 고해상도 및 고속 카메라용 column-wise Cyclic ADC 기반의 이미지 센서를 제안한다. 제안된 센서는 면적 및 전력 소모를 최소화 하기 위해 내부 블록에 사용되는 operational transconductance amplifier (OTA) 및 capacitor를 공유하는 기법을 사용하였다. 제안된 ADC는 QVGA급 화소의 이미지 센서로 프로토타입 칩을 제작하여 검증되었다. 측정결과, 최대 프레임 레이트는 120 fps 이며, 전력소모는 130 mW 이다. 전원 전압은 3.3 V가 공급되었고, 프로토타입은 $4.8\;mm\;{\times}\;3.5\;mm$의 실리콘 면적을 차지한다.