• 대한전자공학회논문지SD
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• 제37권1호
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• pp.8-18
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• 2000

본 논문은 RF 호로 모듈을 구현하기 위한 방법으로서 BGA(Ball Grid Array) 패키지 구조를 제시하고 그 전기적 변수를 추출하였다. RF 소자의 동작 주파수가 높아지면서 RF 회로를 구성하는 패키지의 전지적 기생 성분들은 무시할 수 없을 정도로 동작회로에 영향을 끼친다. 또한 소형화 이동성을 요구하는 무선 통신 시스템은 그 전기적 특성을 만족시킬 수 있도록 새로운 RF 회로 모듈 구조를 요구한다. RF 회로 모듈 BGA 패키지 구조는 회로 동작의 고속화, 소형화, 짧은 회로 배선 길이, 아날로그와 디지탈 혼성 회로에서 흔히 발생하는 전기적 기생 성분에 의한 잡음 개선등 기존의 구조에 비해 많은 장점을 제공한다. 부품 실장 공정 과정에서도 BGA 패키지 구조는 드릴링을 이용한 구멍 관통 홀 제작이 아닌 순수한 표면 실장 공정만으로 제작될 수 있는 장점을 제시한다. 본 실험은 224MHz에서 동작하는 ITS(Intelligent Transportation System) RF 모튤을 BGA 패키지 구조로 설계 제작하였으며, HP5475A TDR(Time Domain Reflectometry) 장비를 이용하여 3${\times}$3 입${\cdot}$출력단자 구조을 갖는 RF 모튤 BGA 패키지의 전기적 파라메타의 기생성분을 측정하였다. 그 결과 BGA 공납의 자체 캐패시턴스는 68.6fF, 자체 인덕턴스는 1.53nH로써 QFP 패키지 구조의 자체 캐패시턴스 200fF와 자체 인덕턴스 3.24nH와 비교할 때 각각 34%, 47%의 값에 지나지 않음을 볼 수 있었다. HP4396B Network Analyzer의 S11 파라메타 측정에서도 1.55GHz 근방에서 0.26dB의 손실을 보여주어 계산치와 일치함을 보여 주었다. BGA 패키지를 위한 배선 길이도 0.78mm로 짧아져서 RF 회로 모튤을 소형화시킬 수 있었으며, 이는 RF 회로 모듈 구성에서 BGA 패키지 구조를 사용하면 전기적 특성을 개선시킬 수 있음을 보여준 것이다.

• 전자공학회논문지
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• 제52권3호
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• pp.96-101
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• 2015

최근 NFC(Near Field Communication)기능을 내장한 스마트폰의 급속한 보급과 더불어 다양한 응용분야와 서비스들이 생겨나고 있다. 기존 비접촉식 스마트카드의 주요 기능이었던 전자식 잠금장치(DDL; Digital Door Lock)와 전자결제를 휴대폰으로 대체할 수 있을 뿐 아니라, Bluetooth 나 Wifi 등의 통신기술에서 초기 setup 과정의 번거로움을 덜어주는 페어링(Pairing) 기능, 가전제품들을 휴대폰으로 모니터링하고 컨트롤하는 기능, 최근 수요가 급격히 증가하고 있는 다양한 센서들의 데이터를 휴대폰으로 수집하여 통신망으로 연결시켜 주는 기능 등 수요가 급격히 증가하고 있다. 이 다양한 센서들과 NFC가 접목됨으로써 한동안 국가적으로 추진해 왔던 USN(Ubiquitous Sensor Network)을 한층 활성화 할 것으로 기대된다. 또한 이는 최근에 큰 화두가 되고 있는 사물인터넷(IoT; Internet of Things) 기술의 핵심이라고 할 수 있는데, IoT 의 최종단에서 중요한 역할을 담당하고 있다. 이러한 기능들을 수행하기 위해서는 NFC 브릿지라고 하는 즉, 각종 디바이스와 휴대폰의 NFC 컨트롤러칩을 연결시켜 주는 기능을 하는 칩이 필요하게 된다. 기존의 Passive 태그 칩 기능에 다양한 디바이스들과의 인터페이스 기능을 추가함으로써 간단하면서도 저렴한 NFC 브릿지 기능을 수행할 수 있도록 하는 칩이다. 본 연구에서는 NFC Forum에서 만든 NFC 표준을 기반으로 하여 NFC 브릿지 칩을 설계하고 구현하였다. 이 칩은 크게 디지털 파트와 아날로그 파트로 구성이 되어 있어서, RF 신호 처리와 이를 디지털 신호로 변환하여 디바이스와 인터페이스가 가능하도록 하였다. 특히 RF 감지를 통하여 디바이스의 호스트 프로세서를 깨우는 기능을 추가함으로써 디바이스의 전력손실을 최소화 할 수 있다. 이 기능은 무전원 혹은 저전력 디바이스에 주로 사용되기 때문에 아주 중요한 기능이라고 할 수 있다. 캐리어 주파수는 13.56MHz를 사용하고 있고, 데이터 전송속도는 212kbps 및 424kbps를 지원하고 있으며, SMIC 180nm mixed-mode 공정을 사용하여 제작되어졌다. 제작된 칩의 기능과 성능을 검증하기 위하여 혈당측정기에 적용을 하여 NFC 혈당측정기 시스템을 구현하였는데, 이 구현된 시스템도 본 논문에 기술하였다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.65-72
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• 2008

이 논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는 전압제어 발진기를 채택하였다. 제안된 DPLL은 동부 하이텍 $0.18-{\mu}m$ CMOS 공정으로 구현하였으며 1.8V의 공급전압에서 0.4-2GHz의 넓은 동작 주파수 범위와 $0.18mm^2$의 적은 면적을 가진다. H-SPICE 시뮬레이션을 통하여, DPLL은 2GHz의 동작 주파수에서 18mW 파워소비와 전원잡음이 없는 경우 3psec이하의 p-p period 지터를 확인하였다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.1-11
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• 2008

본 논문에서는 디지털 코드 오차 보정 기법을 사용한 15비트 50MS/s CMOS 파이프라인 ADC를 제안한다. 제안하는 ADC는 15비트 수준의 고해상도에서 면적과 전력 소모를 최소화하기 위해서 4단 파이프라인 구조를 사용하며 전체 ADC의 아날로그 회로를 변경하지 않고 첫 번째 단에 약간의 디지털 회로만을 추가하는 디지털 코드 오차 보정 기법을 적용한다. 첫 번째 단에서 소자 부정합으로 인해 발생하는 코드 오차는 나머지 세 단에 의해 측정된 후 메모리에 저장되고 정상 동작 시 메모리에 저장된 코드 오차를 디지털 영역에서 제거하여 보정한다. 모든 MDAC 커패시터 열에는 주변 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하여 소자 부정합에 의한 영향을 최소화하면서 동시에 첫 번째 단의 소자 부정합을 보다 정밀하게 측정하도록 하였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 15비트 해상도에서 각각 0.78LSB 및 3.28LSB의 수준을 보이며, 50MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 67.2dB 및 79.5dB를 보여준다. 시제품 ADC의 칩 면적은 $4.2mm^2$이며 전력 소모는 2.5V 전원 전압에서 225mW이다.

• 전자공학회논문지
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• 제50권9호
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• pp.68-73
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• 2013

본 논문에서는 수면 중에 사용자의 건강상태를 모니터링 하기 위한 U-health 시스템으로 맥박 수와 맥박 파형 검출 회로를 제안하였다. 제안된 검출 회로의 출력은 배터리의 교체 없이 장시간 사용하기 위하여 건강 상태에 따라 맥박 수 또는 맥박 파형이 선택된다. 이러한 동작을 위해 제안된 신호 검출 회로는 ADC 모드 또는 카운트 모드로 동작하는 이중 모드 ADC와 간단한 디지털 로직으로 구성된 판별기를 사용하였다. 우선 초기에는 카운트 모드로 동작하는 이중 모드 ADC를 통해 4초 동안의 맥박 수를 검출한다. 검출된 맥박수는 판별기에서 1분간 누적한 뒤 건강 상태를 판별한다. 건강 이상 등으로 맥박 수가 설정된 정상 범위를 벗어난 경우 이중 모드 ADC는 ADC 모드로 동작하며 맥박 파형을 1kHz의 샘플링 주파수로 10bit의 디지털 데이터로 변환한다. 데이터는 버퍼에 저장하였다가 620kbps의 속도로 RF Tx를 통해 단말기로 전송한다. 이때 RF Tx는 모드에 따라 1분 혹은 1ms 간격으로 동작한다. 제안된 신호 검출 회로는 $0.11{\mu}m$ 공정으로 설계하였으며 $460{\times}800{\mu}m^2$의 면적을 차지한다. 측정결과 제안된 검출 회로는 1V의 동작 전압에서 카운트 모드에서는 $161.8{\mu}W$, ADC 모드에서는 $507.3{\mu}W$의 전력을 소모한다.

• 전자공학회논문지
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• 제50권11호
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• pp.70-77
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• 2013

본 논문에서는 새로운 기법의 PWM 발생기를 이용한 저면적, 고효율 SMPS를 제안한다. 제안된 회로에서 PWM의 duty ratio는 pseudo relaxation-oscillation technique를 이용한 PWM 발생기의 내부 커패시터 전압 기울기를 제어하는 방식으로 결정된다. 기존의 SMPS들에 비해, 제안된 제어 방식은 loop bandwidth 보상을 위해 기존의 아날로그 제어방식의 SMPS에서 요구되는 필터회로나 디지털 제어방식의 SMPS에서 요구되는 디지털 compensator가 필요 없기 때문에 단순한 구조로 구성된다. 또한, 제안된 회로는 PWM 발생기의 내부 캐패시터 용량 변화를 통해 1MHz~10MHz까지 스위칭 주파수를 사용자가 선택할 수 있다. 시뮬레이션 수행결과 제안된 SMPS는 10MHz 스위칭 주파수를 선택했을 때 내부회로에서 소모되는 전류는 최대 2.7mA, 파워 Trail을 제외한 전체 시스템의 전류 소모는 15mA였다. 또한, 제안된 SMPS는 시뮬레이션으로 3.3V출력에서 9mV의 최대 리플 전압이 발생하였다. 본 논문에서는 동부하이텍 BCD $0.35{\mu}m$ 공정 파라미터를 이용한 시뮬레이션 및 칩 테스트를 통해 제안된 회로를 검증하였다.

• 대한전자공학회논문지TC
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• 제38권4호
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• pp.11-17
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• 2001

본 논문에서는 High-Order QAM(Quandrature Amplitude Modulation)을 적용하는 모뎀에서 강인하고 넓은 범위의 주파수 포착 범위를 가지는 극성판단(Polarity Decision) 반송파 동기용 PD(Phase Detector) 알고리즘을 제안하고 이에 대한 평균 출력특성(S-curve)과 분산특성을 수학적으로 유도하여 기존의 DD(Decision Directed)방식과 비교 분석한다. 기존의 DD 방식의 선형영역은 256 QAM의 경우 $3.5^{\circ}{\sim}3.5^{\circ}$ 이었으나 제안한 알고리즘의 선형영역은 ${\gamma}-17.9$에서 $36^{\circ}{\sim}36^{\circ}$ 의 넓은 구간을 가진다. 또한 기존의 DD 방식에서는 256 QAM의 주파수 오프셋 포착 성능이 ${\pm}10\;KHz$ 이하였다. 이는 아날로그 front-end 회로에서 주파수 오프셋이 일반적으로 ${\pm}100\;KHz$ 정도까지 줄어들 수 잇는 것을 감안하면 AFC(Automatic Frequency Control) 또는 반송파 복구를 위한 보조적인 위상검출회로가 필요하게 됨을 의미한다. 그러나 제안된 극성판단 반송파 동기 알고리즘을 사용하면 보조적인 회로의 도움없이 SNR = 30 dB에서 최대 ${\pm}300\;KHz$의 주파수 오프셋까지도 포착 가능하다.

• 전자공학회논문지CI
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• 제47권5호
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• pp.41-49
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• 2010

휴대용 정보기기와 엔터테인먼트기기 등의 사용이 대중화 되면서 플래쉬 메모리의 수요도 급격히 증가하였다. 일반적으로 플래시 메모리는 장착되는 장치에 따라 다양한 형태의 오류 패턴을 가지며, 메모리 생산자들은 최종적인 생산과정에서 실제 장착되는 기기와 동일한 환경에서 전기적/물리적 테스트를 수행한다. 이 과정을 메모리의 응용기기 실장 테스트라고 하며, 여기에서 사용되는 장비를 메모리 실장기라 한다. 현재 여러 가지 종류의 실장기들이 제작되어 메모리 생산 환경에서 사용되고 있으나 대부분이 검수자의 청각이나 시각 등의 감각에 의존하여 메모리의 오류를 판단하고 있다. MP3 실장기의 경우 음원의 재생 기능을 이용하여 메모리 오류를 판단하는데 적절한 자동 검수 기법이 존재하지 않아 검수자가 실장기에서 재생되는 음원을 직접 듣고 오류를 판단한다. 이런 과정은 실장환경의 자동화에 있어 큰 걸림돌이 되고 있으며 인력 활용 측면에서도 비효율적이다. 본 논문에서는 MP3 장치용 플래시 메모리의 효과적인 오류 검증을 위한 음원 비교 기법을 제안한다. 제안하는 방법은 원본 파일과 MP3 장치에서 재생되는 샘플값의 분산을 활용함으로써 메모리 오류 발생 여부를 판단한다.

• 농업과학연구
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• 제8권1호
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• pp.90-96
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• 1981

농업기계(農業機械)의 개량(改良) 및 개발(改發)의 새로운 설계(設計)를 위(爲)하여는 기계요소(機械要素)의 strain의 정밀측정(精密測定)이 중요(重要)하다. 각종(各種) 농업기계요소(農業機械要素)의 strain 측정(測定)을 위(爲)하여 현재(現在) 널리 사용(使用)하고 있는 strain 계측장치(計測裝置)의 Recorder는 1,000m/s 이하(以上)의 고속측정(高速測定)에는 이용(利用)하기 어려울뿐아니라 포장(圃場)에서 실험(實驗)할 경우는 매우 불편(不便)하고 또한 Recording paper에 나타난 Analog Data를 인력(人力)에 의(依)해 Digital로 변환(變換)해야 하므로 이때의 분석소요시간(分析所要時間)이 많이 소요(所要)될 뿐 아니라 오차(誤差)의 발생요인(發生要因)도 많이 내포(內包)하고 있다. 본(本) 연구(硏究)는 Amplifier에서 출력(出力)되는 Analog Signal을 A/D 변환기(變換器)를 갖춘 마이크로 콤퓨터에서 실시간(實時間)으로 측정(測定)하고, 이를 보통의 카세트녹음기(錄音器)에 수록(收錄)하였다가 실험후(實驗後) 콤퓨터에 보내 처리(處理)하는 방안(方案)에 관(關)해 연구(硏究)를 실시(實施)한 바 그 결과(結果)를 요약(要約)하면 다음과 같다. 1. 측정시간간격(測定時間間隔), 사용(使用) channel수(數) 및 data수(數)를 자유(自由)로 조정(調整)할 수 있는 측정(測定) program을 개발(開發)하였으며 특(特)히 측정시간(測定時間) 간격(間隔)은 고속측정(高速測定)이 최소(最少) $62{\mu}s$까지 가능(可能)하였다. 2. Calibration은 funcfion generator와 Oscilloscope를 이용(利用)하여 삼각파(三角波)를 넣어 측정(測定)한 결과(決果)를 콤퓨터에서 plotling한 결과(結果) 정확(正確)한 삼각파(三角波)를 얻을 수 있어 phase distorsion, amplitude distorsion의 문제(問題)가 전혀 없는 것이 인정(認定)되었다. 3. 진동주기(振動週期)가 0.019초(秒)인 Cantilever beam vibrafor의 strain 변화(變化)를 이 실험장치(實驗裝置)로 측정시간(測定時間) 간격(間隔) 1.0ms로 측정(測定)하여 콤퓨터에서 plotting한 결과(結果) 이론치(理論値)와 잘 일치(一致)하는 진동곡선(振動曲線)을 얻었다. 4. 마이크로 콤퓨터는 농업기계요소(農業機械要素)의 strain 측정(測定)에 이용(利用)하면 분석시간(分析時間)이 절약(節約)되고 기록용지(記錄用紙)를 사용(使用)치 않아 경제적(經濟的)일 뿐 아니라 포장실험(圃場實驗) 적응성(適應性)이 우수(優秀)하고 정밀고속측정등(精密高速測定等) 우수(優秀)한 성능(性能)을 갖춘 것으로 인정(認定)된다.

• 전자공학회논문지
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• 제52권9호
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• pp.63-73
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• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.