• Nuclear Engineering and Technology
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• 제53권10호
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• pp.3406-3412
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• 2021

A real-time digital time-stamp sorting algorithm used in the In-Beam positron emission tomography (In-Beam PET) is presented. The algorithm is operated in the field programmable gate array (FPGA) and a small amount of registers, MUX and memory cells are used. It is developed for sorting the data of annihilation event from front-end circuits, so as to identify the coincidence events efficiently in a large amount of data. In the In-Beam PET, each annihilation event is detected by the detector array and digitized by the analog to digital converter (ADC) in Data Acquisition Unit (DAQU), with a resolution of 14 bits and sampling rate of 50 MS/s. Test and preliminary operation have been implemented, it can perform a sorting operation under the event count rate up to 1 MHz per channel, and support four channels in total, count rate up to 4 MHz. The performance of this algorithm has been verified by pulse generator and ²²Na radiation source, which can sort the events with chaotic order into chronological order completely. The application of this algorithm provides not only an efficient solution for selection of coincidence events, but also a design of electronic circuit with a small-scale structure.

• BioChip Journal
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• 제12권4호
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• pp.332-339
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• 2018

The future neuro-prosthetic devices would be required spikes data monitoring through sub-nanoscale transistors that enables to neuroscientists and clinicals for scalable, wireless and implantable applications. This research investigates the spikes monitoring through integrated CNT front-end amplifier for neuro-prosthetic diagnosis. The proposed carbon nanotube-based architecture consists of front-end amplifier (FEA), integrate fire neuron and pseudo resistor technique that observed high electrical performance through neural activity. A pseudo resistor technique ensures large input impedance for integrated FEA by compensating the input leakage current. While carbon nanotube based FEA provides low-voltage operation with directly impacts on the power consumption and also give detector size that demonstrates fidelity of the neural signals. The observed neural activity shows amplitude of spiking in terms of action potential up to $80{\mu}V$ while local field potentials up to 40 mV by using proposed architecture. This fully integrated architecture is implemented in Analog cadence virtuoso using design kit of CNT process. The fabricated chip consumes less power consumption of $2{\mu}W$ under the supply voltage of 0.7 V. The experimental and simulated results of the integrated FEA achieves $60G{\Omega}$ of input impedance and input referred noise of $8.5nv/{\sqrt{Hz}}$ over the wide bandwidth. Moreover, measured gain of the amplifier achieves 75 dB midband from range of 1 KHz to 35 KHz. The proposed research provides refreshing neural recording data through nanotube integrated circuit and which could be beneficial for the next generation neuroscientists.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2022년도 춘계학술대회
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• pp.339-343
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• 2022

본 연구에서는 VDES RF 수신기의 구조를 단순화하는 방법과 이 구조에서 국제 표준을 준수하기 위한 수신기의 이득 제어 방법을 설명하였다. 수신기의 원하는 신호와 원하지 않는 신호의 입력 레벨을 정의하고, 두 신호가 입력되면 수신기 출력에서 ADC의 포화 상태를 확인하였다. 회로 시뮬레이터에 의한 시뮬레이션 결과, 인접 채널 간섭비, 상호 변조, 차단 레벨에 대해 수신기의 출력 전력이 ADC의 SFDR 영역에 있는 것을 만족하였다. 본 연구를 통해 제안된 RF 수신기의 구조가 국제표준에 부합함을 알 수 있었다.

• 전자공학회논문지
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• 제53권7호
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• pp.39-46
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• 2016

본 논문에서는 음성 신호의 디지털 데이타 변환을 위한 인버터와 1.5비트 비교기를 이용한 CMOS 3차 델타-시그마 변조기를 설계하였다. 제안하는 3차 델타-시그마 변환기는 연산증폭기 대신에 1.5비트 비교기를 이용한 멀티비트 구조로 낮은 OSR에서 단일비트 4차 델타-시그마 변조기 대비 높은 신호대 잡음비를 확보하고 인버터 기반 적분기를 사용하여 소모 전력을 최소화 시키며 인버터 기반 적분기 회로를 아날로그 덧셈기로 이용함으로써 전력소모를 감소시키고 회로구조를 단순화 시켰다. 제안한 델타-시그마 변조기는 0.18um CMOS 표준 공정을 통해 제작되었으며, 전체 칩면적은 $0.36mm^2$으로 설계되었다. 제작된 칩의 측정 결과 아날로그 회로는 공급전압 0.8V에서 $28.8{\mu}W$, 디지털 회로는 공급전압 1.8V에서 $66.6{\mu}W$로 총 $95.4{\mu}W$의 전력소모가 측정되었다. 델타-시그마 변조기의 동작주파수 2.56MHz, OSR 64배의 조건에서 2.5kHz의 입력 정현파 신호를 인가하였을 때 SNDR은 80.7 dB, 유효비트수는 13.1 비트, 동적범위는 86.1 dB로 측정되었다. 측정결과로부터 FOM(Walden)은 269 fJ/step, FOM(Schreier)는 169.3 dB로 계산되었다.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.74-81
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• 2007

본 논문에서는, 1.8V 6-bit 1GSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화 하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법과 폴딩에 적합한 레이아웃 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 1GSPS의 변환속도에서 500MHz의 ERBW를 가지며, 이때의 전력소모는 60mW이였다. 측정결과 INL은 $\pm$0.5 LSB, DNL은 $\pm$0.7 LSB 이내의 정적 특성을 보였으며 Fin=100MHz의 샘플링 300MHz에서 SNR=34.1dB의 동적 특성을 나타내었다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었으며 ADC 코어의 유효 칩 면적은 $0.27mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.13-20
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• 2008

본 논문에서는 무선 통신 응용 시스템에 적합하도록 슈도-세그멘테이션 기법을 이용하여 저 전력 12비트 80MHz D/A 변환기를 CMOS 0.18um n-well 1-Poly/6-Metal 공정으로 설계하였다. 슈도-세그멘테이션 기법은 간단한 병렬 버퍼로 구성된 이진 디코더를 사용함으로써 구조적으로 간단해지며 저 전력으로 구현이 가능하다. 또한, 스위칭 코어 회로에 글리치 억제 회로와 입력신호의 스윙을 감소시키는 구동 회로를 설계함으로써 추가적인 스위칭 잡음을 줄일 수 있었다. 측정 결과 제안한 저 전력 12bit 80MHz CMOS D/A 변환기는 샘플링 주파수 80MHz일 때, 입력 주파수 1MHz에서 SFDR은 66.01dBc, 유효비트수는 10.67비트를 보여주었다. INL/DNL은 ${\pm}1.6LSB/{\pm}1.2LSB$로 측정되었으며, 글리치 에너지는 $49pV{\cdot}s$로 나타났다. 전력 소모는 1.8V 전원 전압에서 최대 속도인 80MHz일 때 46.8mW로 측정되었다.

• 한국전자파학회논문지
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• 제20권12호
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• pp.1325-1332
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• 2009

본 논문에서는 인체의 호흡 및 심박수 측정을 위해 2.4 GHz에서 동작하는 바이오 레이더 시스템의 소형화 및 성능 개선 방안으로서 하나의 원형 편파 안테나와 PLL 회로를 갖는 시스템을 설계하고 그 측정 결과를 제시 하였다. 제작된 바이오 레이더는 $90^{\circ}$ 하이브리드를 이용하여 원형 편파 특성과 송수신 격리 특성을 갖는 마이크 로스트립 안테나, 저잡음 증폭기, 전력 증폭기, 위상 고정 루프를 갖는 전압 제어 발진기, 직교 복조기 및 아날로그 회로로 구성된다. 특히, 단일 원형 편파 안테나를 소형화하기 위하여 annular-ring 형태의 마이크로스트립 안 테나를 송수신 회로와 적층함으로써, $40\times40mm^2$의 크기로 소형화할 수 있었다. 또한, 누설 송신 신호에 인한 수신부의 위상 잡음의 영향을 최소화하기 위하여 PLL 회로를 채용함으로써, 개선된 신호대 잡음비 성능을 갖도록 하였다. 설계된 바이오 레이더 시스템은 특별한 신호 처리 없이 50 cm 떨어진 사람의 호흡 및 심박수를 측정할 수 있음을 확인하였다.

• 한국산학기술학회논문지
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• 제14권12호
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• pp.6427-6433
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• 2013

열차를 안전하면서도 신속하게 운행하기 위해서는 항상 선행열차와 후속열차가 일정한 간격을 유지하면서 운행하여야 한다. 이를 위해 일정한 간격의 폐색구간을 설정하고, 열차의 안전운전을 위해 단일 폐색구간에는 1대의 열차만이 운행될 수 있도록 제어하는 폐색시스템이 필수적으로 요구된다. 기존의 폐색시스템은 신호기에 신호를 현시하는 계전기 방식의 자동폐색장치(ABS: Automatic Block System)로 구성되며, 이것은 연동장치를 통해 궤도회로 등선로변 장치들과 연동된다. 연동장치의 경우 국산 전자연동장치로 교체되고 있지만, 폐색장치는 여전히 아날로그 방식의 계전기 형태를 사용하고 있으며, 다른 선로변 장치들과 독립적으로 설치된다. 따라서 기존의 폐색장치는 건설과 유지보수 측면에서 많은 문제점을 가지고 있다. 또한 현재 국내 기존선에 사용되고 있는 ABS와 선로변 전자장치(LEU: Lineside Electronic Unit)는 동일한 장소에서 동일한 신호 정보에 의해 열차를 제어하고 있음에도 불구하고 별개 시스템으로 분리되어 설치되기 때문에, 각 제품의 단가 및 유지보수 비용 측면에서 효율적이지 않다. 따라서 본 논문에서는 기존 폐색장치인 ABS에 통신 및 디지털 전자 기술을 접목시킨 통합형 전자폐색제어장치(integrated electronic block system)와 그것의 현장시험 결과를 소개한다. 현장시험은 1월초부터 8월말까지 8개월간 총 8번의 주기점검을 통해 시행하였으며, 이를 통해 개발된 전자폐색장치의 유효성과 적합성을 확인하였다.

• 한국산학기술학회논문지
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• 제13권6호
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• pp.2484-2490
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• 2012

본 연구는 EV용 전기차동차의 차세대 에너지원인 리튬이온 배터리 팩을 관리하는 BMS의 성능 검증을 위한 시뮬레이터의 Cell simulation 보드와 이를 컨트롤 할 수 있는 임베디드 프로그램을 개발 하였다. 그리고 시뮬레이터의 속도를 향상시키고, 시스템 단가를 낮출 수 있는 Amplifier를 직렬로 연결하는 방식을 고안하여 OP amp와 트랜지스터를 직렬로 연결하였다. 또한, DAC를 채널마다 사용하여 채널간 절연(isolation)성능 을 기존 방식보다 향상 시켰다. 그리고 전류 제한 보호회로를 구성하여, 외란으로부터 보드를 보호 할 수 있도록 하였다. 개발된 시뮬레이터의 성능 검증을 위하여 각 셀에 5V부터 0.5V까지 0.5V의 크기로 전압을 강하 시키면서 총 10번의 실험을 하였다. 실험 데이터의 유의성 분석 결과, 모든 실험 조건에서 평균 0.001~0.004V 표준 편차로 출력되는 것을 확인하였으며, 이를 통하여 본 시뮬레이터가 높은 유의성 및 반복성을 가지는 시스템임을 확인 할 수 있었다.

• 전자공학회논문지
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• 제50권12호
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• pp.80-87
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• 2013

저가, 광대역, 그리고 넓은 이득 제어 범위를 갖는 전자 계측 시스템을 실현하기 위한 정극성 전류 컨베이어(positive polarity current-conveyor : CCII+)를 사용한 새로운 계측 증폭기(instrumentation amplifier : IA)를 설계하였다. 이 IA는 두 개의 CCII+, 세 개의 저항 그리고 한 개의 연산 증폭기(operational amplifier : op-amp)로 구성된다. 동작 원리는 두 입력 전압의 차가 전압 및 전류 폴로워(follower) 사용되는 두 개의 CCII+에 의해 각각 동일한 전류로 변환되고 이 전류는 op-amp의 (+)단자의 저항기와 귀환 저항기를 통과시켜 출력 전압을 구하는 것이다. IA의 동작 원리를 확인하기 위해 AB급 CCII+를 설계하였고 상용 op-amp LF356을 사용하여 IA를 구현하였다. 시뮬레이션 결과 CCII+를 사용한 전압 폴로워는 ${\pm}$4V의 선형범위에서 0.21mV의 오프셋 전압을 갖고 있었다. IA는 1개의 저항기의 저항값 변화로 -20dB~+60dB의 이득을 갖고 있으며, 60dB에 대한 -3dB 주파수는 400kHz이였다. 제안한 IA의 외부의 저항기의 정합이 필요 없고 다른 저항기로 오프셋을 조절할 수 있는 장점을 갖고 있다. 소비전력은 ${\pm}$5V 공급전압에서 130mW이였다.