• 한국정보통신학회논문지
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• 제14권8호
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• pp.1895-1900
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• 2010

본 논문에서는 4개의 기능 블록들로 구성된 디스플레이 변환기의 구조를 제안하였다. 디스플레이 변환기의 4개의 기능 블록들은 각각 color space converter, de-interlacer, video display scaler, gamma corrector 등이다. 제안한 구조들은 실제 하드웨어로 구현한 후 정확한 동작을 검증하였다. 구현된 디스플레이 변환기는 Altera 사의 Stratix 디바이스에서 7,629개의 LUT, 6,800개의 Logic Register를 사용하였고, 최대 270 MHz에서 동작이 가능하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.959-961
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• 2003

In this paper, we describe implemented DMAC (Direct Memory Access Controller) architecture on Altera's $Excalibur^{TM}$ that includes industry-standard $ARM922T^{TM}$ 32-bit RISC processor core operating at 200 MHz. We implemented DMAC based on AMBA (Advanced Micro-controller Bus Architecture) AHB (Advanced Micro-performance Bus) interface. Implemented DMAC has 8-channel and can extend supportable channel count according to user application. We used round-robin method for priority selection. Implemented DMAC supports data transfer between Memory-to-Memory, Memory-to-Peripheral and Peripheral-to-Memory. The max transfer count is 1024 per a time and it can support byte, half-word and word transfer according to AHB protocol (HSIZE signals). We implemented with VHDL and functional verification using $ModelSim^{TM}$. Then, we synthesized using $LeonardoSpectrum^{TM}$ with Altera $Excalibur^{TM}$ library. We did FPGA P&R and targeting using $Quartus^{TM}$. We can use implemented DMAC module at any system that needs high speed and broad bandwidth data transfers.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.903-906
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• 2009

본 연구에서는 임베디드 시스템, 특히 블루투스 베이스밴드에서 사용이 가능한 고속 직렬 포트 인터페이스를 설계하였다. 인터페이스는 ARM 프로세서를 응용할 수 있는 AMBA APB에 호환될 수 있도록 설계하였으며, 8비트 형태로 외부 디바이스와 코프로세서 간 데이터와 명령을 전송할 수 있다. 오류 정정을 위하여, CRC를 적용하였고 멀티미디어 카드를 위한 인터페이스도 제공하였다. 설계한 직렬 포트 인터페이스는 자동합성하여 P&R을 수행하였다. 결과물은 Altera FPGA로 구현하였으며 25MHz에서 정상동작하였다.

• 한국정보전자통신기술학회논문지
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• 제9권4호
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• pp.414-418
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• 2016

본 논문은 저면적 gradient magnitude 연산을 위한 하드웨어 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 정사영 벡터의 특징 및 하드웨어 자원 공유기법을 이용했다. 제안된 하드웨어 구조는 gradient magnitude 연산 알고리즘의 변형 없이 구현되었기 때문에 gradient magnitude 데이터 품질의 열화 없이 구현될 수 있다. 제안된 저면적 gradient magnitude 연산 하드웨어는 Altera Quartus II v15.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 15%의 logic elements 및 38%의 embedded multiplier 절감 효과가 있음을 확인했다.

• 조명전기설비학회논문지
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• 제16권1호
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• pp.67-75
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• 2002

본 논문에서는 PC 인터페이스를 이용하여 Gray Mode Graphic STN LCD를 구동하는 구동회로를 제안한다. 제안된 구동회로는 사용자가 PC상에서 작업한 이미지 데이터를 PC 인터페이스를 이용하여 LCD로 전송할 수가 있다. 따라서 기존의 방식과는 달리 마이크로프로세서를 사용하지 않기 때문에 사용자가 손쉽게 LCD를 구동할 수 있는 장점이 있다. 제안한 LCD 구동회로 부분은 schematic capture, AHDL, VHDL 등으로 설계하여 시뮬레이션을 수행하고 ALTERA 사의 EPM7192SQC160-15 PLD를 사용하여 구현하였다. PC 인터페이스 부분은 MS-Visual C++ 6.0으로 프로그래밍 하였다. 한편, 제안한 구동회로를 테스트 보드를 구성한 후에 하드웨어 동작 검증을 수행하여 그 효용성을 입증하였다. 본 논문에서 제안한 구동회로를 현재 시판중인 마이크로프로세서를 사용하는 타 업체의 구동회로와 비교한 결과는 구동회로의 작동 편이성, 제작시 소요되는 비용 등에서 우수함을 나타내었다.

• 정보처리학회논문지A
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• 제11A권1호
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• pp.81-88
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• 2004

본 논문에서는 차세대 디지털 방송규격인 지상파 DM용 Outer 인코더/디코더를 설계하고 ALTERA의 FPGA를 이용하여 구현하고 검증하였다. 인코더 부분에서는 입력되는 MPEG-2 TS 패킷(188바이트)으로부터 비트 시리얼 알고리즘을 이용한 RS(Reed-Solomon) 인코더를 이용해 패리티 바이트(16바이트)를 생성하고 군집에러를 효과적으로 수정하기 위해 콘볼루션 인터리버를 구현해 데이터를 분산 출력 시켰다. 디코더 부분에서는 인코더에서 송신된 데이터에서 DMB에 적합한 동기 바이트 검출하는 알고리즘을 제시하였으며, RS디코더는 수정된 유클리드 알고리즘을 적용하여 회로구성을 간략화 하였다. 본 시스템은 하나의 패킷에서 최대 8바이트의 에러를 수정할 수 있고, C언어를 이용하여 알고리즘을 검증하고 VHDL로 작성하였으며, FPGA 칩 상에서 회로를 검증하였다.

• 한국정보통신학회논문지
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• 제5권1호
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• pp.41-51
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• 2001

본 연구를 통하여 동일 대역폭 효율하에서 해밍거리를 이용하여 복호를 하는 기존의 콘볼루션 부호보다 유클리드 거리를 이용하여 복호를 하는 트랠리스 부호화 변조기법의 성능이 우수함을 확인하고 이를 바탕으로 기존의 콘볼루션 복호기보다 더 우수한 TCM 복호기 칩을 개발하였다. 본 논문에서는 TCM 복호기를 하드웨어로 구현하기 위하여 우선 현재 사용중인 콘볼루션 부호와 트랠리스 부호화 변조기법(TCM)의 송수신기 부분을 각각 C-언어로 경판정 방식의 해밍거리를 이용한 콘볼루션 부호보다는 유클리드 거리를 이용한 TCM 기법이 적용되었을 때 성능이 더 우수하다는 깃을 확인하였다. 이 결과를 바탕으로 연판정 방식을 이용하고 구속장이 3, 5, 7인 TCM 복호기 칩을 AHDL 언어를 이용하여 설계하였다. 그리고 Altera사의 MAX+plus II version 8.2 장비를 이용하여 설계된 TCM 복호기 칩이 올바르게 동작하는지를 검증하였다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1884-1891
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• 2012

본 논문에서는 sliding상관기를 적용한 단문 메세지 서비스를 위한 대역확산 송수신기를 설계하고 대역확산 수신기에서 필수적인 PN코드 동기회로에 대한 성능을 분석하였다. 대역확산 시스템에 대한 이론적인 분석과 대역확산 수신기에 있어서 중요한 PN 코드 동기 회로에 대한 분석을 토대로 PN 코드 발생기, 클럭 발생을 위한 분주회로, 수신기에서의 PN 코드의 상관을 위한 슬라이딩 상관기 등을 Altera사의 칩 EPM7064 SLC44-10을 사용하여 FPGA화하였으며 디지털 설계가 용이하지 않은 주변회로인 슬라이딩 상관기에 필요한 PN코드 지연 클럭 발생회로, 동기 스위치제어회로, 데이터복조회로를 설계하여 전체적인 송수신기회로를 설계하였다. 설계된 회로를 실험을 통하여 송수신기의 성능을 평가 관찰하였다. 특히, 수신기에 있어서 역 확산을 위한 PN 신호의 동기과정의 성능 즉, 동기가 이루어 졌을 때의 동기 탐색/유지신호와 동기가 이루어지지 않았을 때의 게이트 지연시간으로 인한 동기 탐색/유지신호등의 결과를 통해 성능을 평가하였다. 슬라이딩 상관기의 경우 코드 동기를 위한 시간이 송수신 PN 코드의 불확정성이 클 경우 상당히 큼을 알 수 있었다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.141-146
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• 2017

본 논문에서는 저전력 영상 특징 추출 하드웨어 설계를 위한 하드웨어 폴딩 기법 기반 저면적 Gradient magnitude 연산기 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 Gradient magnitude 벡터의 특징을 분석하여 기존 알고리즘을 하드웨어를 공유하여 사용할 수 있는 알고리즘으로 변경하여 Folding 구조가 적용될 수 있도록 했다. 제안된 하드웨어 구조는 기존 알고리즘의 특징을 최대한 이용했기 때문에 데이터 품질의 열화가 거의 없이 구현될 수 있다. 제안된 하드웨어 구조는 Altera Quartus II v16.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 41%의 logic elements, 62%의 embedded multiplier 절감 효과가 있음을 확인했다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.593-596
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• 2000

본 논문에서는 UMTS(Universal Mobile Telecommunications System)의 규격에 명시된 SRCF(Square Root Raised Cosine Filter) 와 호환성을 가지면서, 우수한 성능과 구현이 간단한 필터를 설계 및 구현하는 방법에 대하여 소개한다. 또한, VHDL을 이용하여 ALTERA FPGA서 필터를 직접 구현하는 결과를 보이고 있다.