• 한국콘텐츠학회논문지
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• 제7권12호
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• pp.262-272
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• 2007

SAD(Sum of Absolute Difference) 알고리즘은 동영상 인코더에서 가장 많은 시간이 소용되는 것으로 잘 알려진 움직임 추정에서 가장 자주 계산이 수행되는 알고리즘으로, 동영상 인코딩 수행시간을 줄이기 위해서 우선적으로 최적화 구현되어야 하는 알고리즘이다. 본 논문에서는 VLIW 기반 고성능 DSP 프로세서에서의 조건 분기를 갖는 SAD 알고리즘의 최적 스케줄링 구현 방법을 제안한다. 제안 방법은 먼저 조건 분기를 갖는 중첩 루프를 VLIW 구조가 제공하는 ILP(Instruction Level Parallelism) 능력을 잘 활용할 수 있도록 충분한 크기의 루프 몸체를 가지며 또한 빨리 루프를 탈출 할 수 있는 조건 분기를 갖는 단일 루프로 변환한 후에, 모듈로 스케줄링 기법을 적용하여 VLIW 기반 프로세서에서 최적화 스케줄링 구현을 한다. 제안된 구현 방안을 TMS320C6713에서 구현하고, 코드 크기 및 수행 시간에 대한 성능 분석을 하였다. 구현된 최적화 SAD 루틴은 코드 크기도 크지 않아 임베디드 응용에 적합하며, 이 SAD 구현을 사용한 H.263 인코더가 그렇지 않은 H.263 인코더보다 훨씬 좋은 성능을 보임을 실험을 통해 확인하였다.

• 대한수학교육학회지:학교수학
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• 제7권1호
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• pp.77-101
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• 2005

NCTM에서 9-12학년 교육과정의 규준으로 설정한 바 있는 이산수학은 우리나라 f17차 수학과 교육과정에서 과목 선택형 교육과정으로 운영되고 있는 교과이다. 본 논문에서는 이산수학의 교수-학습방법을 논의의 대상으로 하여 학교수학에서 이산수학 학습의 중요성에 관한 최근의 논의들을 종합, 정리하고 제7차 교육과정에서의 이산수학 지도내용과 교수-학습방법을 분석하였다. 또한 이산수학의 교수-학습에 관한 국내$\cdot$외 선행연구들의 수업 실행 사례들로부터의 시사점을 바탕으로 학교현장의 수학교사들이 이산수학의 지도를 위해 고려해야 할 교수학적 지침을 네 가지로 구분하여 제안하였다. 그리고 각각의 제안 사항을 수업구성의 아이디어를 담고 있는 교육적 자료와 함께 구체적으로 논의하였다.

• 전자공학회논문지
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• 제50권2호
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• pp.114-121
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• 2013

Systems-On-Chips(SoC)에서 내장 메모리가 차지하는 비중은 비약적으로 증가하여 전체 트랜지스터 수의 80%~90%를 차지하고 있어, SoC에서 내장된 메모리에 대한 테스트 중요성이 증가하고 있다. 본 논문은 다양한 테스트 알고리즘을 지원하는 IEEE 1500 래퍼 기반의 프로그램 가능한 메모리 내장 자체 테스트(PMBIST) 구조를 제안한다. 제안하는 PMBIST는 March 알고리즘 및 Walking, Galloping과 같은 non-March 알고리즘을 지원하여 높은 flexibility, programmability 및 고장 검출률을 보장한다. PMBIST는 최적화된 프로그램 명령어와 작은 프로그램 메모리에 의해 최적의 하드웨어 오버헤드를 가진다. 또한 제안된 고장 정보 처리 기술은 수리와 고장 진단을 위해 2개의 진단 방법을 효과적으로 지원하여 메모리의 수율 향상을 보장한다.

• 디지털콘텐츠학회 논문지
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• 제16권1호
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• pp.157-164
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• 2015

기존의 대표적인 입력장치는 키보드, 마우스 등으로 한정적이었으나 최근 들어 사용자들의 다양한 요구에 따라 새로운 형태의 입력장치들이 개발되는 추세이다. 이러한 추세에 맞춰 특수한 device 없이 영상의 hand motion을 분석해 명령을 부여하는 새로운 형태의 입력장치를 제안한다. Cam-Shift 기법으로 skin color 영역을 이진화 하여 tracking 한 후, labeling을 통해 분리한 손가락 영역과 손 중심점과의 각도를 동서남북으로 구분해 counting하여 손동작을 인식한다. 손동작에 대한 입력은 맨손에 배경처리를 하지 않은 경우 약 76.8%의 낮은 인식률을 보였으나, 붉은색 장갑을 착용하고 배경을 지정해 줄 경우 잡영 제거의 영향으로 인식률이 90.2%까지 향상된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.289-293
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• 2000

We propose two new algorithms for parallelism-independent scheduling. The machine code generated from the compiler using these algorithms in its scheduling phase is parallelism-independent code, executable in minimum time regardless of the number of the processors in the parallel computer. Our new algorithms have the following phases: finding the minimum number of processors on which the program can be executed in minimal time, scheduling by an heuristic algorithm for this predefined number of processors, and serialization of the parallel schedule according to the earliest start time of the tasks. At run time tasks are taken from the serialized schedule and assigned to the processor which allows the earliest start time of the task. The order of the tasks decided at compile time is not changed at run time regardless of the number of the available processors which means there is no out-of-order issue and execution. The scheduling is done predominantly at compile time and dynamic scheduling is minimized and diminished to allocation of the tasks to the processors. We evaluate the proposed algorithms by comparing them in terms of schedule length to the CP/MISF algorithm. For performance evaluation we use both randomly generated DAGs (directed acyclic graphs) and DACs representing real applications. From practical point of view, the algorithms we propose can be successfully used for scheduling programs for in-order superscalar processors and shared memory multiprocessor systems. Superscalar processors with any number of functional units can execute the parallelism-independent code in minimum time without necessity for dynamic scheduling and out-of-order issue hardware. This means that the use of our algorithms will lead to reducing the complexity of the hardware of the processors and the run-time overhead related to the dynamic scheduling.

• 한국정보과학회논문지:시스템및이론
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• 제30권5_6호
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• pp.258-264
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• 2003

VLIW 구조는 다량의 데이터를 처리하는 멀티미디어 애플리케이션에 매우 적합한 구조로서, 이 같은 종류의 애플리케이션에 대해 높은 수준의 병렬 처리를 가능케 한다. 이러한 병렬성을 더욱 증대 시키기 위하여 시스템을 확장하는 경우에 있어, 분산된 VLIW 구조는 그렇지 않은 구조에 비해 큰 강점을 갖는다. 하지만 여러 개의 분산된 클러스터를 하나의 구조 속에 포함하는 것은 필연적으로 적지 않은 양의 하드웨어를 요구하고, 이로 말미암아 전체 시스템에서 소모되는 전력 문제가 중요한 이슈로 대두된다. 본 논문에서는 분산된 VLIW 구조에서 전체 시스템의 성능 제한 조건을 만족시키는 동시에 최대 전력 소모량을 줄이는 효과적인 알고리즘을 제시한다. 일련의 실험을 통해 제시된 알고리즘이 최대 30.7%의 최대 전력 소모 감소 효과를 얻을 수 있음이 확인되었다.

• 한국산업정보학회논문지
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• 제11권2호
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• pp.18-28
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• 2006

최근에 새로운 교수 학습 방법의 하나로 대두되고 있는 e-NIE는 학습자 중심의 흥미와 적성, 창의성 개발, 비판적 사고력의 함양을 통한 문제해결능력과 의사결정 능력을 키워 준다. 본 논문에서는 공업계 고등학교 전기과의 '전기 전자 측정' 과목 중에서 'I. 측정 일반' 단원을 중심으로 보충 심화 학습지를 개발하였으며, 이를 활용한 e-NIE 수업 모형을 설계하고 구현하였다. 본 논문에서 제안한 e-NIE 수업 모형의 효과를 검증하기 위하여 통제 집단에게는 전통적 수업을 실시하고 실험 집단에게는 e-NIE 수업을 실시한 후 결과를 분석하였다. 그 결과 e-NIE 수업을 실시한 학습자들이 학습 동기, 학습 태도, 자기 주도적 탐구력 분야에서 긍정적인 효과가 있는 것으로 확인되었다.

• 정보교육학회논문지
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• 제25권6호
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• pp.1005-1013
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• 2021

코로나 19가 장기화되면서 기존 학력 격차가 더욱 심화되고 있다. 본 연구의 목적은 담임교사에게 학업 성취도 분석을 통해 학년 및 학급 내 학력 격차 실태를 시각적으로 확인하고, 이를 활용하여 학력 격차를 개선하기 위한 수업 설계 및 방안 탐색에 도움을 주기 위함이다. 학생들의 학년 초 국어, 수학 진단평가 점수 데이터를 K-means 알고리즘을 활용하여 클러스터로 시각화하였으며, 그 결과 유의미한 군집이 형성된 것을 확인했다. 또한, 교사 인터뷰 결과를 통해서 학생의 학습 수준 및 학업 성취 확인, 개별 보충지도 및 수준별 학습과 같은 수업 설계 등 학력 격차 개선에 본 시스템이 유의미한 것으로 확인되었다. 이는 곧, 학업 성취도 데이터 분석 시스템이 학력 격차 개선에 도움이 된다는 것을 의미한다. 본 연구가 담임교사에게 학년 및 학급 내 학력 격차 개선 방안을 탐색하는 데에 실질적인 도움을 제공하며, 궁극적으로 학력 격차 개선에 기여하기를 기대한다.

• 전기전자학회논문지
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• 제18권3호
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• pp.392-397
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• 2014

본 논문은 Memory Latency Penalty를 개선한 SIMT Architecture 기반 Stream Processor의 Memory Operation System Architecture를 제안한다. 제안하는 구조는 Non-Blocking Cache Architecture를 적용하여 기존의 Blocking Cache Architecture에서 발생하는 Cache Miss Penalty를 개선하였고 다양한 알고리즘의 처리속도를 비교하여 제안하는 Memory Operation System Architecture를 적용한 Stream Processor의 성능 향상을 검증하였다. 실험은 각 알고리즘의 Memory 명령어의 비율에 따라 향상된 성능을 측정하여 Stream Processor의 성능이 최소 8.2%에서 최대 46.5%까지 향상됨을 확인하였다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권8호
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• pp.3884-3910
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• 2016

Intrusion Detection System (IDS) in general considers a big amount of data that are highly redundant and irrelevant. This trait causes slow instruction, assessment procedures, high resource consumption and poor detection rate. Due to their expensive computational requirements during both training and detection, IDSs are mostly ineffective for real-time anomaly detection. This paper proposes a dimensionality reduction technique that is able to enhance the performance of IDSs up to constant time O(1) based on the Principle Component Analysis (PCA). Furthermore, the present study offers a feature selection approach for identifying major components in real time. The PCA algorithm transforms high-dimensional feature vectors into a low-dimensional feature space, which is used to determine the optimum volume of factors. The proposed approach was assessed using HTTP packet payload of ISCX 2012 IDS and DARPA 1999 dataset. The experimental outcome demonstrated that our proposed anomaly detection achieved promising results with 97% detection rate with 1.2% false positive rate for ISCX 2012 dataset and 100% detection rate with 0.06% false positive rate for DARPA 1999 dataset. Our proposed anomaly detection also achieved comparable performance in terms of computational complexity when compared to three state-of-the-art anomaly detection systems.